集積回路の高速化、高集積化が進むにつれ、電力消費による発熱や、クロックスキューの問題など、回路設計のおいて新たに検討しなければならない問題が生じできている。CMOS回路では論理を演算するために一般には多段のゲートを用いなければならないため、とくに複雑な演算では信号の遅延時間が増大する。このような問題に対し、これまでにもCPLやDPLなどの回路方式が提案されてきた。しかし、CPL回路では、ボディー効果(Body effect)により出力の電圧振幅はフルスイングできず、次段のゲートを駆動するためにはインバータを入れて信号を増幅しなければならない。そのためにCPL回路では遅延時間や消費電力の低減が効果的に行われなかった。DPL回路には、出力電圧振幅の問題は無いが、入力容量やレイアウト面積が大きく、配線も長くなる傾向があるという問題がある。本研究のRPL(リジェネレティブ・パストランジスタ・ロジック)回路は、以上の問題点に対して、考案された回路技術である。

　RPLは、パストランジスタと電圧振幅を回復させる回路を用いた論理回路である。通常のCMOSを用いた論理回路と比較した場合、RPLのメリットは必要なトランジスタ数が少ない、低消費電力、高速動作という特長がある。パストランジスタ回路はnMOSトランジスタを組み合わせて論理動作を行う。また、RPLでは、回路各所に信号を回復させるための2個のpMOSトランジスタで構成した回路(REGEN)を入れる。

　同期ラッチ回路では、クロック信号でロジック・トリーを分離することにより、回路中の内部電圧を減少させ、消費電力を低減させるCSL(Clock Separated Logic)という技術も検討した。RPL(リジェネレティブ・パストランジスタ・ロジック)本論文では、この各種の回路(加算器・乗算器と一般の組合せ論理・同期ラッチ回路)のシミュレーションおよび、テスト回路をあわせた全体の動作速度やレイアウト面積や消費電力の比較を行った結果を報告する。また、RPL回路の自動合成アルゴルズムも紹介する。

　CPLは、高速、低消費電力な論理回路として提案されている。CPLの利点は、相補出力が得られるということである。これによってCPL回路では、負論理を作るインバータが不要になり、これによってクリティカル・パス(critical path)に必要なゲート・ステージ数を減らすことができて、相補出力が同じタイミングで得られる。但し、出力の電圧振幅はVddにならないので、いろいろな制限が生じてきた。RPLは基本的にCPLを改良した論理回路である。その回路の入力容量は一般的なCMOSと比べるとほぼ半分であり、高速で動作し、消費電力も低い。RPLのフル・アダー(Full Adder)を題材として、基本回路のXOR/XNORとMUXモジュールを組み合わせて作成したものを検討した。

　nMOSトランジスタだけで組み合わせる論理回路のメリットは、設計もレイアウトも簡単な点である。又、RPL回路のトランジスタ(パストランジスタとインバータのnMOSトランジスタとpMOSトランジスタ)の閾値と電源電圧(Vdd)の協調性が良いことがわかった。

　本研究では、フル・アダーを題材として動作速度及び消費電力のシミュレーションを行った。組合せ回路でのRPLは、6種のフル・アダー回路のうちに、組合せ論理回路部分の最小トランジスタ数である。モンテ・カールロ(Monte Carlo)・ランダム探索法で他の五つの代表的なフル・アダー(CMOS、CPL、DPL、TG、TSPC)との比較の結果は、RPLフル・アダーの最大周波数が一番大きくて、消費電力がデュアル・レール・ロジックの中の一番低いことがわかった。更に、そのトランジスタ数もレイアウト面積も合理的に小さくできる。

　又、加算器の中心部分:CCS(コンディショナル・キャリー・セレクト)をレイアウトした結果、RPLはDPLの2/3、CMOSと比べるとほぼ同じサイズを得た。その上、RPL CCS回路は従来のDPL回路の大体三分の二の消費電力ができることがわかった。

　加算器には、RPLでメリットが現れるCCS回路の効果も伝統的なCPA(桁上げ伝搬加算器)より良いことがわかった。

　単一クロック同期ラッチ回路でのCSLは、クロック信号を回路中の内部電圧を抑え、消費電力を低減させる一方、出力信号を十分フルスイングさせて、CPLやRPLなどのデュアル・レール・ロジックで有用な技術である。又、D型フリップ.フロップ(DFF)、JK型フリップ.フロップ(JKFF)などの同期回路で、従来の組合せ論理回路の半分の消費電力ができることがわかった。設計した回路は2.0ミクロンCMOSプロセスで製作されて、実験上にメリットが証明された。大型の回路では、TDM(Time Division Multiplexing)100MHzデータ・シンクロニザーのシミュレーション結果で、従来のCMOS回路のほぼ半分の消費電力ができることがわかった。

　ラッチ・ロジックのCSLは、低消費電力、高速な点があるけれど、設計上の難しさは壁であるかもしれない。

　高速乗算回路を実現するアルゴリズムとして、ブース・アルゴリズムは部分積の数はm個となるが、部分積の数をm/n個に削除できる。従って、部分積加算の回路規模、加算時間が、共にl/nなる。ブース・アルゴリズムの適用の前後で同一に設定すれば、ゲート当たりの遅延をn倍伸ばしても良い。本研究の回路は、2次のブース・アルゴリズムを用いて、部分積の加算時間を半分に削減した。更に、RPLフル・アダーの入力A/Bと入力Cから出力までの遅延時間はそれぞれ2単位と1単位であることによって、桁(けた)上げ信号飛越し方式(Carry Skip Method)で、クリティカル・パス遅延時間を減らせることがわかった。

　大型の8x8 bitブース並列乗算器(Booth parallel multiplier)で、従来のDPL回路の三分の二の消費電力と半分のレイアウト面積と九割のクリティカル・パス遅延時間が現実できることがわかった。

　大型回路の8x8 bitと12x12 bitRPLブース並列乗算器の特徴は主に二つがある。乗算器の部分積発生器は、簡単化したパストランジスタの回路でシングル・レールで信号をを転送して、乗算器トリー部分に至ってからデュアル信号を再生する方法を使って、配線面積と消費電力を削減した。又、乗算器トリーの信号完了プロファルに適合して、消費電力やレイアウト面積などの資源を節約した。

　デュアル・レール・ロジックにおける固有の二重配線は大きな回路でおおきな面積を占めることは弱点である。データバスの場合それら配線にシングル・レールで信号を転送して、演算部分に至ってからデュアル信号を再生する理想的な配置配線システムが必要であろう。そのためにも今後の展望として、可変のシングル・デュアル・レール・ロジックにおける自動合成システムを目指している。

　現在CPLは実際の集積回路にはほとんど使われておらず、研究開発の段階にある。本研究のRPLはCPLの弱点をなるべく解決し、実際に利用できるように改善したいと思っている。一方、RPLフル・アダーや並列乗算器の結果の良さにより、今後の課題になるかもしれない。

　RPL回路設計の手順は下記である:

　1.標準な2入力ゲートとMUX2で論理回路ブロック図を設計する。

　2.すべてのゲートをRPLゲートへ変換する。

　3.回路中の低振幅ノードをチェックする。

　4.改善した動的計画法とTCI(Time Constant Indexing)法で遅延時間の最適化を行う。

　(TCI法とは、RPL回路をRCラダーのモデルに変換して、遅延時間定数を計算する手法である。)

　5.違反ノードをチェックして、REGEN回路を入れる。

　(定義:違反ノードは、トランジスタのゲートに繋がるVddにならない接点である。)

　6.回路の動作速度が十分であることを確かめる。

　7.クリティカル・パスでの操作出力ノードにバッファーを入れる。又、TCI法によって、パストランジスタの段数が大きくなった場合に適当な場所でバッファーを挿入する。

　8.トランジスタの幅を調節して、遅延時間の最適化を行う。

　なお、RPLゲートライプラリには、バッファー(BUF)、AND2、OR2、XOR2、MUX2、ハーフ・アダー(HA)、コンディショナル・セル(CC)、フル・アダー(FA)、REGENと入れ換え配線(CROSS)がある。

　自動合成部分の改善した動的計画法とTCI法は、制約ある最適化問題である。その条件は、最大遅延時間とレイアウト面積である。数学上で、最大遅延時間<制約遅延時間の場合にminimize[レイアウト面積]を(最小化)する。

　全体に、n個のゲートでO(n²)の計算手間が必要である。

　本研究ではLSI設計システムでRPLを用いた回路を設計する。それは、ゲートレベルで(DAG)グラフを作って、遅延時間の最適化と回路合成を行い、出力からレイアウトパターン作成システムにその情報を渡す。基本ゲートで構成されたネットリストから情報(各ゲートの要素値や容量値など)をとりだして、動的計画法で、クリティカル・パスと各ノードのTCI値を演算する。ここに、リスト形式データ構造で、各ゲートの要素(attributes)に対し、それぞれのノード記号、要素値(parameters)(又は要素値へのポインタ)と、次のノードへのポインタからなる記述子により、ネットを表現し、TCI値(遅延時間とも)を演算する。また、一筆書き経路を配置・配線によって、RPLゲートのレイアウト面積を最適化する。

　RPL回路を合成するにあたり、その回路を合成する機能部品ごとに基本ゲートに分割することにより、ゲートごとに内部の配置配線が最適化され、回路全体の最適化はゲート間TCIの演算のみを考慮すれば良く、計算機の計算時間、メモリ使用量が減少し、さらに面積、配線容量が小さい回路を設計合成することができる。

　本論文では、二つの振幅回復デュアル・レール・ロジックの機能と設計手段を検討した。それは、組合せ論理回路におけるRPLと同期ラッチ回路におけるCSLである。RPLは、パストランジスタと電圧振幅を回復させる回路を用いた論理回路である。通常のCMOSを用いた論理回路と比較した場合、RPLのメリットは必要なトランジスタ数が少ない、高速、デュアル・レール・ロジックにおいて消費電力が低い点がある。パストランジスタ回路はnMOSトランジスタを組み合わせて論理動作を行う。CSLにおける利点は、クロック信号を回路中の内部電圧を抑え、消費電力を低減させる一方、出力信号を十分フルスイングさせて、CPLやRPLなどのデュアル・レール・ロジックにおいて有用な技術である。回路分析と、シミュレーションと実験の結果によって、RPLとCSLの使用が有利であることがわかった。RPLの自動合成アルゴリズムも今後のVLSI課題になるかもしれない。