学位論文要旨
| No | 112574 | |
| 著者（漢字） | 池野,理門 | |
| 著者（英字） | ||
| 著者（カナ） | イケノ,リモン | |
| 標題（和） | 計算機シミュレーションによる集積デバイスの特性抽出およびデバイスパラメータ最適設計 | |
| 標題（洋） | Simulation-based Device Characterization and its Application to Device Parameter Optimization | |
| 報告番号 | 112574 | |
| 報告番号 | 甲12574 | |
| 学位授与日 | 1997.03.28 | |
| 学位種別 | 課程博士 | |
| 学位種類 | 博士(工学) | |
| 学位記番号 | 博工第3852号 | |
| 研究科 | 工学系研究科 | |
| 専攻 | 電子工学専攻 | |
| 論文審査委員 | ||
| 内容要旨 | 近年、大規模集積回路(VLSI)はその大規模化および集積される素子の微細化にますます拍車がかかっており、その開発および研究において、CAD(Computer-Aided Design)は欠くべからざる技術となっている。それらの技術の中でも、回路シミュレーションおよびデバイスシミュレーション技術は、未製造の集積回路および集積デバイスの各種の性能を予測する技術として、このCADを用いた半導体開発過程の中でも極めて重要な位置を占めている。 本論文では、回路およびデバイスシミュレーションを用いた極微細半導体集積デバイスの評価および設計手法について論じる。また、安定かつ高速なデバイスシミュレーション手法について検討するとともに、極薄デバイスにおける量子効果を考慮したシミュレーションを実現し、これをデバイスパラメータの抽出に適用する。 CMOSインバータ回路の静特性および過渡特性のシミュレーション(図1)から得られる回路の基本特性をもとにした、集積回路のエネルギー消費および電力消費の評価手法を提案した。シミュレーションに基づく最適設計法への適用を考慮して、回路素子モデルにはフィッティングパラメータを排し、物理パラメータにより記述されたモデルを採用している。  図2に示すように、回路のスイッチングあたりの消費エネルギーは電源電圧に対して極小値を持ち、またチャネル不純物密度NA等のデバイスパラメータの変更により、その極小値およびその時の電源電圧が変化していくことが確認された。   m,Weff＝1.0m)前節の評価手法を適用し、エネルギー最適化あるいは一定消費電力の下での速度最適化の観点から、デバイスパラメータの最適設計値を得ることができる。この最適パラメータの推移を、評価関数である最小エネルギーあるいは最小遅延等と共にMOSFETのチャネル長のスケーリングに対して評価した(図3,4)。ここで、Nfは得られるゲート遅延からスイッチング間隔を定めるための定数である。    ,最適ゲート遅延 optのチャネル長依存性これらの結果により、MOSデバイスのスケーリングメリットの本質は、エネルギー又は消費電力の削減にあるものではなく、速度および集積度の向上にあることが結論づけられる。 極微細集積デバイスとして有望視されているSOI(Silicon-On-Insulator)デバイスの評価のためのデバイスシミュレーション技術として、1次元のポアソン方程式のみを解くモデルによるサブスレッショルド特性シミュレーション手法を提案した(図5)。  このシミュレータは、長チャネルデバイスの解析において従来の2次元シミュレータと良く一致したサブスレッショルド特性を示した(図6)。これにより、従来の2次元デバイスシミュレーションと比較して極めて能率的に、SOIデバイスの特に膜厚方向のデバイス構造による評価を行なうことが可能になる。  さらに、このシミュレーションを実測したサブスレッショルド特性とのカーブフィッティングに適用し、実デバイスのデバイスパラメータの同定を行った。この結果に関しては第6章において詳述する。 2次元および3次元デバイスシミュレーションの効率化・高速化について検討した。 デバイスシミュレーションにおける解の不安定性の改善と高速化を目的とし、準過渡解析手法(QT法)による定式化を考案し、通常の定式化によるシミュレーションと比較したQT法の高速性と安定性を明らかにした(図7)。さらに、このシミュレーション手法をSOIデバイスシミュレーションに適用し、履歴現象であり同一バイアス条件において複数の解を持ち得るシングルトランジスタラッチ現象を安定に再現した(図8)。   また、デバイスシミュレーション中で行なわれる反復法による行列解法が、SOIデバイス、特に部分空乏化型デバイスにおいて極めて低効率になる現象を行列解析の観点から検討した。行列の収束性および行列の固有値分布解析等の結果から、行列の収束特性はデバイス構造に依存するのではなく、デバイスの状態に依存してることが結論づけられた。この問題をシミュレーショシの定式化の段階における変数のスケーリングによって回避する方法として、データ依存スケーリング手法を提案し、特に部分空乏化型デバイスにおけるその効果を明らかにした。 SOI MOSFETの1次元シミュレーションにおいて、薄膜SOI層中における反転電子の2次元量子化の効果を、シュレーディンガー方程式とポアソン方程式の自己無撞着解法によりモデル化した。また電子移動度に関しても、緩和時間近似による2次元量子化されたサブバンド構造中の電子輸送モデルを適用した。 この量子モデルシミュレーションを用いて、実際に作成されたSOI MOSFETの膜厚パラメータおよび不純物イオン密度を、Vth-Vbs特性の実測値とシミュレーション値のカーブフィッティング(図9)によって同定した(表1)。   量子モデルと古典モデルによるシミュレーションおよびフィッティング結果を比較すると、量子モデルではSOI層を厚く、酸化膜を薄く見積もっている。これは、シリコン-酸化膜界面における電子分布が実際には界面よりも深い位置で最大値を示し、量子モデルがこれを正確に再現しているのにのに対し、古典モデルでは界面上で最大値を示すことになるために、誤差が生じていることに起因している。 以上より、薄膜デバイスのシミュレーションによる最適設計過程における、2次元量子化効果の考慮の必要性が結論づけられる。 本論文では、 1.回路解析モデルを用いたMOSトランジスタのデバイスパラメータの最適設計 2.1次元数値解析モデルによるSOI MOSFETのシミュレーション手法の提案とこれによる実デバイス構造パラメータの同定 3.SOI MOSFETの多次元数値シミュレーションの高速・安定解法の検討と実現 4.2次元量子化効果を考慮した1次元数値解析による薄膜SOIデバイスの評価が行われた。 本論文の成果を通じて、 ・半導体集積デバイスのパラメータ最適設計の有効性と最適パラメータのスケーリングトレンド ・デバイスの評価・設計支援を目的とした効率的な数値シミュレーション手法 ・デバイスのパラメータ抽出における1次元数値解析手法の有効性 ・デバイスシミュレーションの解法の高速・安定化手法 ・薄膜SOIデバイスのシミュレーションにおける量子化効果の考慮の必要性について明らかにすることが出来たと結論づけられる。 | |
| 審査要旨 | 本論文は「Simulation-based Device Characterization and its Application to Device Parameter Optimization(計算機シミュレーションによる集積デバイスの特性抽出およびデバイスパラメータ最適設計)」と題し、大規模集積回路(VLSI)における微細化素子の開発に不可欠の技術であるシミュレーション技術を用いて半導体集積デバイスの評価法およびデバイス最適設計法を研究したもので、英文で記述され、7章で構成されている。 第1章は序論であり半導体デバイス設計における計算機シミュレーションの様々な関わりを整理し、これまでのシミュレータ開発の歴史について述べるとともに、本論文の研究目的および構成について述べている。 第2章は「Evaluation of Power Consumption of CMOS Circuits with Physics-based Models(物理モデルにもとづいた相補型金属酸化膜半導体回路の電力消費の評価)」と題し、相補型金属酸化膜半導体(CMOS)集積回路における静的電力消費と動的電力消費のメカニズムを解析し、第3章以降で用いている電力消費モデルを定義している。またその基礎とし金属酸化膜半導体電界効果トランジスタ(MOSFET)の解析モデルと負荷容量モデルを定義し、あわせて微小電源電圧下での基礎的CMOSインバータ回路の電力消費特性を明らかにしている。 第3章は「Device Parameter Optimization for Low Power VLSIs using Circuit Simulation(回路シミュレーションを用いた低消費電力VLSIのためのデバイスパラメータ最適化)」と題し、経験的フィッティングパラメータを用いることなく、物理パラメータにより記述された回路素子モデルにもとづく回路シミュレーションを用いてCMOS集積回路のエネルギー消費および電力消費を評価する手法を提案している。またこの評価手法を適用してエネルギー最小化ないしは一定消費電力の下での速度最適化の観点から、最適のデバイスパラメータ値を得ることができることを実例を通して示している。さらに最適デバイスパラメータを素子のチャネル長の関数として求め、将来のデバイス縮小化の利点はエネルギーや消費電力の削減にではなく、主として速度および集積度の向上にあることを予測し結論づけている。 第4章は「Device Parameter Estimation of SOI MOSFETs using One-Dimensional Numerical Simulation for Subthreshold Characteristics(サブスレッショルド特性用1次元数値シミュレーションによる絶縁膜上シリコン基板型(SOI)MOSFETのデバイスパラメータ評価)」と題し、従来の2次元数値シミュレーションと比較して計算時間に優れた1次元サブスレッショルドシミュレーション手法を提案し、2次元シミュレーション結果と比較することでその計算精度を確認している。これは1次元のポアソン方程式だけを解く高速解析手法であり、SOI型MOSFETのサブスレッショルド特性測定結果にカーブフィッティングすることでデバイスパラメータ推定にも応用できることを示している。 第5章は「Numerical Methods for Robust and Efficient Two-and Three-Dimensional Device Simulation of SOI MOSFET(SOI型MOSFETのロバストかつ効率的2次元および3次元デバイスシミュレーションのための数値計算手法)」と題し、浮遊基板効果やヒステリシス特性等のために従来の手法では収束特性に問題があるSOI型MOSFETのデバイスシミュレーションに対し、擬似過渡応答解析手法を導入することにより収束特性を大幅に改善できることを示している。またこの手法を用いてSOI型MOSFET固有の単一トランジスタ・ラッチ現象をシミュレーションできることを示し、またデバイス構造・動作と収束効率との関係を論じている。 第6章は「One-Dimensional Analysis of Subthreshold Characteristics of SOI-MOSFET Considering Quantum Mechanical Effects(量子化効果を考慮したSOI MOSFETのサブスレッショルド特性の1次元解析)」と題し、薄膜SOI層内の反転電子の2次元量子効果を考慮した1次元サブスレッショルド・シミュレーション手法を提案し、第4章の結果をさらに微細薄膜デバイスに適用し高精度化するための手法を述べている。これは薄膜SOI層中における反転電子のシュレーディンガー方程式とポアソン方程式の自己無撞着解法であり、また電子移動度は緩和時間近似による2次元量子化電子輸送モデルを適用している。さらに第4章同様、この手法を用いて実際のSOI MOSFETの実験結果とのカーブフィッティングにより各部の膜厚と不純物イオン密度を高精度に推定できることを示している。 第7章は本論文のまとめであり結論を述べている。 以上要するに、本論文は数値シミュレーションを用いて微細半導体デバイスの特性評価および最適パラメタ設計手法を明らかにすること目的とし、その手段として計算時間に優れた1次元サブスレッショルド特性シミュレーション手法、収束性に優れた2次元および3次元疑似過渡応答解析シミュレーション手法、そして2次元量子効果を考慮した1次元サブスレッショルド特性シミュレーション手法を提案しその有効性を示すとともに、実際のSOIデバイスの電気的測定結果にカーブフィッティングすることで簡便に微細半導体デバイスの高精度な構造パラメータ推定に応用できることを実証したものであり、電子工学の発展に寄与する点が少なくない。 よって本論文は博士(工学)の学位請求論文として合格したものと認められる。 | |
| UTokyo Repositoryリンク | http://hdl.handle.net/2261/1880 |