学位論文要旨



No 113382
著者(漢字) 福井,大伸
著者(英字)
著者(カナ) フクイ,ヒロノブ
標題(和) ショットキー障壁を用いた単一電子トランジスタに関する研究
標題(洋)
報告番号 113382
報告番号 甲13382
学位授与日 1998.03.30
学位種別 課程博士
学位種類 博士(工学)
学位記番号 博工第4100号
研究科 工学系研究科
専攻 電子情報工学専攻
論文審査委員 主査: 東京大学 教授 鳳,紘一郎
 東京大学 教授 多田,邦雄
 東京大学 教授 岡部,洋一
 東京大学 教授 藤田,博之
 東京大学 助教授 土屋,昌弘
 東京大学 助教授 平本,俊郎
内容要旨 1研究の背景と目的

 集積回路はその基本構成要素であるMOS FETを微細化することにより驚異的な発展を遂げてきた.微細化することのメリットは,それにより多くの回路を集積するとともに,チップ面積を縮小して低コスト化が実現できる点にある.今後もこの傾向は続くものと予想されている.ところが,MOS FETのゲート長が0.1m以下になると,素子の微細化が急激に困難になってくる.さらなる集積度の向上を目指してMOS FETに置き換わる新しい構造のデバイスの研究が近年盛んに行なわれている.本研究では新しいデバイスとして単一電子トランジスタに注目し,集積デバイスとしての可能性を探ることを目的とする.

2研究の内容2.1ショットキー障壁を用いた単一電子トランジスタの提案

 SETを室温で動作させるためには,素子サイズを〜10nm程度に加工しなければならない.そのため,これまでの単一電子トランジスタの作製には非常に特殊なプロセスを用いなければならなかった.この問題点を解決するため,原理的には標準的なサリサイドプロセスで作製可能な,ショットキー障壁を用いた単一電子トランジスタ(以下,ショットキー障壁SET)を提案した.

 素子の構造とその等価回路を図1(a),(b)に示す.本素子はチャネルとなるSi細線とゲートとなるポリシリコン細線を交差させた構造を持つ.チャネル部には真性半導体を用い,ソース,ドレインには金属を用いる.こうすることにより,従来,半導体デバイスを微細化したときに問題となる不純物の統計的揺らぎを回避することができる.また,ソース,ドレインと半導体界面に形成されるショットキー障壁をトンネル障壁として利用する.本素子のソース,ドレインにシリサイドを用いれば標準的なサリサイドプロセスで作製することができる.次に動作原理について説明する.図2は様々なバイアス条件におけるショットキー障壁SETのチャネル部のエネルギーバンドの様子を示したものである.図2(a)はVDS=VGS=0Vのときのエネルギーバンド図でおる.このときは,チャネル部の伝導体の底ECがソース,ドレインのフェルミ準位より大きい.そのため電子はチャネルヘトンネルすることができない.次にドレインに障壁高さより小さい正電圧を印加し,ゲートに正の電圧を徐々に印加していくと,エネルギーバンドは図2(b)のようになる.このとき,ECはゲート電圧により徐々に下に曲がる.さらにゲート電圧を印加していくと図2(c)に示すようにECの最低点EC,minがソースのフェルミ準位EFを下回るようになる.このときは電子はチャネルヘトンネルできる.以上の議論より,ショットキー障壁SETは次のような動作をすることが予想できる.ECの最低点がソースのフェルミ準位と同じレベルに達するときのゲート電圧をVthとするとゲート電圧VgがVthより小さいときは電子はチャネルにトンネルすることができず電流は流れない.Vgを増加させVg>Vthとなると電子はチャネルにトンネル可能となる.しかし,このときまだソース,ドレインのトンネル接合でクーロン・ブロッケードが働いているので電流は流れない.さらにVgを増加させていくとソース,ドレインのトンネル接合でクーロン・ブロッケードが解け電流は流れるようになる.さらにVgを増加させていくと,通常のSET同様にドレイン電流は周期的に変化する.

図1:ショットキー障壁を用いた単一電子トランジスタ.(a)素子の構造と(b)その等価回路.図2: 様々なバイアス条件におけるエネルギーバンドの様子.(a)VDS=VGS=0Vのとき,(b)VDS>0,VGSが低電圧のとき,(b)VDS>0,VGSが高電圧のとき.
2.2ショットキー障壁を用いた単一電子トランジスタの電気伝導特性の解析

 素子内部の電位分布,電荷分布を計算し,ショットキー障壁SETの電気伝導特性の解析を行なった.解析に用いた素子の構造とそのサイズを図3に示す.図4に様々なゲート電圧に対するVDS-IDS特性を示す.図4よりゲート電圧が0から1.85Vの範囲にあるときはソースのフェルミ準位がチャネル部のEC,minより低いため電子のトンネルは熱励起によるもの以外は抑えられている.この特性は,ゲート電圧が閾値以下では電流が流れないという点において従来のMOSFETに似ている.図5はVGS-IDS特性を示したものである.図より,ゲート電圧が閾値を越えると従来のSETと同様にIDSは周期的に変化するのが分かった.

図3:解析に用いた素子の構造とそのサイズ.ソース,ドレインの材質としてPtSi(B=0.87eV)を仮定した.図4:様々なゲート電圧に対するVDS-IDS特性.解析はT=10K,B=0.87eVとして行なった.ドレイン電流IDSは定数G0で規格化してある.図5:VGS-IDS特性.解析はT=10K,B=0.87eV,VDS=10mVとして行なった.ドレイン電流IDSは定数G0で規格化してある.
3結論

 新しいSETとしてショットキー障壁SETを提案した.本素子は,1)構造が従来MOSFETと良く似ているためサリサイドプロセスで作製可能であり,従来のSETと比較して素子サイズの制御が容易である,2)材料がシリコンであるため従来のCMOS VLSIとの混成回路が構成可能であるという利点を持つ.

 本素子がどのような電気的特性を示すかを調べるため,素子の電位分布,電荷分布を二次元的に計算することにより解析する方法を提案した.その結果,従来のMOSFETのような良好な遮断特性が実現できることが分かった.

審査要旨

 本論文はショットキー障壁を用いた単一電子トランジスタに関するもので本文4章から成る。

 第1章は序論であって、集積回路技術の将来展望の下に新しい集積デバイスとして単一電子トランジスタ(SET)を研究する意義を述べ、基礎となるクーロン・ブロッケード現象とそれに基づくSETの動作原理および特性を説明して、後に続く論述の準備としている。

 第2章は「ショットキー障壁を用いた単一電子トランジスタ」と題して、まずSETのいくつかの実現方策のうち、微細加工技術の蓄積があり既存集積回路との親和性のよいシリコン系材料による途を選び、トンネル障壁としてショットキー障壁を採用しこれをソース、ドレイン接合にあたる位置に配した、新しい発想のSOI・MOSFET構造単一電子トランジスタを提案している。続いてこのデバイスの動作原理、すなわちゲート電圧の印可でチャネル(島)部分の電位を上下させることによって、ショットキー障壁のトンネリングとクーロン・ブロッケード条件を可変とし、単一電子輸送を制御するという機構を説明したあと、マスター方程式を用いてデバイス特性の詳細な解析を行っている。

 特にこのデバイスではゲート電圧によってトンネル・コンダクタンスが変化し、またチャネル(島)内のキャリヤ分布の変化を通じて自由エネルギーも変化するという特徴を持つので、これらの変化を解析の上で取り扱う手法について詳しい検討が行われている。自由エネルギーに関しては、低温で島領域に真性キャリヤはないと仮定してキャリヤ分布を離散格子点についてコントロールボリューム法で求め、自由エネルギーを算出している。またショットキー障壁のトンネル・コンダクタンスに関しては、チャネル表面においての電子の透過率に比例すると仮定して、透過率のWKB近似による計算から導出している。

 これらを用いて計算した結果、島内のキャリヤはソース・ドレイン間のほぼ中央に、かつシリコン表面(酸化膜との界面)に局在して存在すること、SETに流れる電流は、ゲート電圧がしきい値を越えるまではMOSFETと同じ明瞭なオフ状態にあり、以後ゲート電圧の増大につれてクーロン・ブロッケードに特徴的な振動的変化を示すことが明らかにされている。さらに詳しく見ると、ゲート電圧が大きいほど振動の間隔は短くなり、電流値の山も谷も上昇しているが、これはゲート電圧が大きいほど、シリコン表面のポテンシャルの、チャネル方向に沿っての平坦部分が長くなることと、チャネルとソース、ドレインの間のショットキー障壁が薄くなることによって説明されている。

 さらに本提案のSETを従来の金属系のSETと比較すると、本デバイスは島に電荷が無い場合のクーロン・ブロッケード条件がドレイン電圧の大きい所まで成立するので、サブスレショルド特性において良好な遮断特性を示すこと、また従来の半導体系SET、特にサイドゲート型に比べると、本デバイスは2本の細線(SOI部分とゲート電極)の交差でデバイスが構成されクロスオーバー部に制御ゲート電極をもつ点で、寸法制御の正確さ、高密度集積の容易さに優れていることが論じられている。

 第3章は「ショットキー障壁を用いた単一電子トランジスタの試作」と題して、第2章で提案したSETの試作プロセスを実験的に検討した結果を報告している。SOI層での細線形成には選択酸化もしくはドライエッチングにより形成した酸化膜パターンをマスクとして、TMAHによる2段階異方性エッチングにより線幅100nmの細線を実現しており、結果を比較考察して、プロセス信頼性の点でドライエッチングを用いる方が適していると結論している。

 第4章は全体の結論であって、新提案のデバイスについて解析により明らかになった特性上の特徴、利点と、作製プロセスに関する知見を要約している。

 以上のように本論文は、ショットキー障壁をトンネル・バリヤに用いた新しいSOI・MOSFET構造の単一電子トランジスタを提案し、その特性を解析して他の方式の単一電子トランジスタと比較した場合の特徴と優位点を明確にすると同時に、その作製プロスの要素技術について見通しを明らかにしたものであって、電子情報工学上貢献するところが少なくない。

 よって本論文は博士(工学)の学位請求論文として合格と認められる。

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