Si基板上へのGaAsヘテロエピタキシャル成長は、Siの基板材料的適性とその集積回路技術にGaAsの電気的光学的優位性を融合させることを目的とした、光電子集積回路(OEIC)を実現するための有望な技術の一つである。

　GaAs/Siヘテロエピタキシー研究の黎明期においては、Si基板全面にわたり高品質なGaAsエピタキシャル層を成長することを目的として研究が進められてきた。しかし、降温過程における貫通転位の発生や残留応力の発生のため、これは非常に困難であると思われる。

　残留応力を低減する方法として、成長後のパターニングや選択成長が提案されている。しかし、選択成長によって積極的に貫通転位を低減させることを試みた報告は殆ど無い。選択的に低転位密度且つ低残留応力のGaAs層をSi基板上に実現できれば光学素子を面内に集積することができるため、OEICへの応用に向いているといえる。

　本研究の目的は、まず選択成長用の基板として用いるGaAs/Si基板の高品質化を図るために、その成長初期過程に着目してその機構を解明すること、次に新たに提案する選択成長法である、SiO₂シャドウマスクを用いた垂直マイクロチャネルエピタキシー(Vertical Microchannel Epitaxy:VMCE)の成長機構を調べること、最後に得られた選択成長層の評価を行うことである。

　第1章では、GaAs/Siヘテロエピタキシーにおける問題点と本研究の目的を述べた。

　GaAs/Siヘテロエピタキシーにおける核発生機構やミスフィット転位の導入メカニズム等の初期過程に関しては未だに不明な点も多く、今後より一層の高品質化を図るためには、これを解明し最適に制御してゆく必要がある。

　第2章では、GaAs/Si成長初期過程の中でも特に、Si(001)基板表面へのAsプリレイヤー工程及び極薄膜バッファ層の初期成長過程に着目し、これらをUHV-STMや大気中AFM観察を用いて調べた。バッファ層としてはアモルファスバッファ層とクリスタルバッファ層を用いて、微視的な視点からその成長機構を差異を明らかにすることを試みた。

　As終端Si(001)基板の表面ステップ構造は、As照射温度及びサーマルクリーニング温度に依存することが分かった。高As照射温度または高サーマルクリーニング温度によってステップバンチングが形成されることが分かった。図2.1にバンチングが起きたAs終端Si(001)1°オフ基板のSTM像を示す。ステップ構造は単原子層ステップの4倍のテラス幅をもつものが多く、それらはChadiの表記法に従うと4原子層高さのQ_Aステップ、若しくは3原子層高さのT_BステップとS_Aステップの組み合わせであること分かった。この構造は、RHEEDパターンの詳細な解析より導かれたPukiteらのモデルと合致している。As原子の脱離と表面第一層のSi原子とAsとの置換によって、バンチングが形成されるモデルを示した。

図2.1 As終端Si(001)面のSTM像。As照射温度は700℃(スケール:870Å×870Å。試料バイアス1.15V、トンネル電流0.6nA。)。

　また、0.3°オフと4°オフの基板に対して、同一の条件でAsを照射したところ、前者ではバンチングが起こらず、後者では4、6、8原子層高さのバンチングがみられた。このことは、テラス間隔が狭いほどバンチングが起き易いことを意味する。

　次にステップバンチングの起きたAs終端Si(001)1°オフ基板表面における極薄膜バッファ層の成長初期過程を調べた。

　まず、極薄膜アモルファスバッファの結晶化はバンチングステップで起き易いことが示された。また、結晶化の途中でテラス上に形成された島は高温でのアニールにより消失し、バンチングステップ端に形成された島が優先的に成長する様子が観察された(図2.2)。

図2.2 15Åアモルファスバッファ層を580℃で10分間アニールした後のAFM像。オフ角度1°、サーマルクリーニング温度は1050℃。

　これに対して、極薄膜クリスタルバッファ層ではバンチングステップに依存せずランダムに島が核発生することが分かった(図2.3)。

図2.3 300℃で堆積した18Åのクリスタルバッファを580℃で10分間アニールした後のAFM像。オフ角度1°、サーマルクリーニング温度は1050℃。

　極薄膜のアモルファスバッファ層とクリスタルバッファ層の上に、1.5mのGaAsエピ層を同一条件で成長した。これらの層中における反位相領域(APD)の発生量をAPD検出エッチャントを用いて比較したところ、前者の方がAPDの発生が抑えられていることが分かった。

　RHEEDパターンにおけるGaAs3次元島のファセットパターンの偏りと、3次元島の核発生位置及びAPD発生量の違いから、アモルファスバッファ層の結晶化により形成されるGaAs島の結晶方向は、クリスタルバッファ層により形成される島よりも結晶方向が揃っている(シングルドメイン)ことが示唆された。

　また、アモルファスバッファ層を用いることによりGaAsエピ層中のAPDを発生を低減できることが分かった。

　第3章では、貫通転位及び残留応力を低減することを目的として、SiO₂シャドウマスクを用いた垂直マイクロチャネルエピタキシー(Vertical Microchannel Epitaxy:VMCE)を提案した。この方法は、GaAs/Si基板上にSiO₂シャドウマスクをもつ溝構造を作製し、この中にMBE法によってGaAsを選択的に再成長するものである(図3.1)。

図3.1 SiO₂シャドウマスクを用いたVMCE成長プロセス。(a)GaAs異方性エッチングによる溝構造の形成;(b)溝構造内へのGaAs選択MBE成長。

　[110]方向に平行なライン状の窓を用いてVMCE成長を行い、成長層形状及び表面モルフォロジーを微分干渉顕微鏡、SEM、AFMを用いて観察を行った。

　640℃以上の高温で成長を行った場合、側面に{110}面をもつ切り立った形状の成長層が得られた。縦横比としては、最大1.6のものが達成された。成長層上面に関しては、基板温度が高い場合は(001)面が発達し(図3.2)、低い場合は{112}B面で終端され易い(図3.3)ことが分かった。この形状の違いは、基板温度によって{112}Bファセットと(001)上面間の面間拡散の方向が異なるためと考えられる。

図3.2 窓幅2.3mにおけるVMCE成長層(基板温度655℃)。

図3.3 窓幅3.6mにおけるVMCE成長層(基板温度645℃)。

　VMCE成長層上面のモルフォロジーについては、成長層幅が狭くなるほど平坦性が向上することが示された。これは成長ヒロックの形成要因となっている面欠陥が、側面に抜けるためである。

　溶融KOHエッチング法を用いて、VMCE成長層中のエッチピット密度(EPD)を評価した。EPD測定に用いたVMCEサンプルは、次の2種類である。まずサンプルAとして、同一基板上に形成された幅2.2、2.7、3.8、5.6、10.3mの5種類の成長層を用いた。膜厚は全て3.2mである。一方サンプルBとして、膜厚1.5m、幅2.0、2.6、3.5、5.3、10.2mの5種類の成長層を用いた。サンプルA,B共に同一のGaAs/Si基板を使用しており、そのEPDは1.2×10⁸cm^-2である。

　図3.4(a)にEPDの成長層幅依存性、図3.4(b)にEPDの縦横比依存性を示す。縦横比が大きくなるにつれてEPDが減少する傾向がみられた。最大の縦横比(1.45)をもつ成長層のEPDは2.1×10⁷cm^-2であり、基板のEPDに比べて約80%低減されている。しかしデバイスに応用するためには、このEPD値はまだ大きすぎる。さらに低減するためには、(1)縦横比をさらに上げる、(2)より低転位密度のGaAs/Si基板を用いる、(3)TCA、SLS等の転位フィルタリング手法を援用する、などの方針が考えられる。

図3.4 EPDの(a)成長層幅依存性、(b)縦横比依存性。

　上記の縦横比1.45の成長層の断面透過型電子顕微像を図3.5に示す。この断面TEM試料(膜厚約0.1m)中では、貫通転位はGaAs/Si界面近傍には存在するが、VMCE層内には見られなかった。断面TEMからは局所的な情報しか得られないが、実際に無転位の領域が存在していることが示された。

図3.5 VMCE成長層の断面TEM像

　VMCE成長層の表面には、無数のスリップが発生していることがAFM観察により分かった。これらは、成長後の降温過程において発生する熱歪みを緩和するために、表面ハーフループの導入によって形成されたものと考えられる。ラインに平行または垂直なスリップの密度を詳細に測定した結果、図3.6の結果が得られた。

図3.6 降温過程において発生したslip密度の成長層幅依存性

　まず、ラインに平行なスリップの密度は成長層幅を狭めるにつれて減少することが分かった。幅1.5mの成長層に関しては、AFM測定領域内では全くみられなかった。このことは、側面が自由表面となっているためにラインに垂直方向の応力が効果的に緩和されていることを意味する。

　一方、ラインに垂直なスリップの密度も成長層幅が小さくなるほど減少する傾向が得られた。成長層幅が狭い場合はスリップは端から端まで走っているが、成長層幅が大きい場合は(001)上面の中ほどで終端しているものも多くみられた。このことは表面ハーフループの貫通転位部分がVMCE成長内に残存し、新たな転位を発生していることを意味する。

　PLスペクトルのピークシフトの測定より、VMCE成長層内では通常の全面成長GaAs/Si基板に比べて効果的に残留歪みが緩和されていることが分かった(図3.7)。

図3.7 VMCE成長層からの空間分解PLスペクトル。

　このことは2次元有限要素法計算によっても裏付けられた。

　第4章では、本論文の結論を述べた。

　本論文はシリコン基板上に高品質のGaAsをヘテロエピタキシャル成長させる事を目的として新に垂直マイクロチャネルエピタキシ法を(Vertical Micro-Channel Epitaxy,VMCE)を提案し、ヘテロエピタキシ初期過程、VMCE成長、VMCE層の評価等についてまとめたものであり5章からなる。

　第1章は序論でありSi基板上にヘテロエピタキシャル成長させたGaAsに関する問題点、従来の研究および本研究の目的を述べている。

　第2章ではSi基板上にGaAsを分子線エピタキシ法により成長させる場合の初期過程につき述べている。先ず、シリコン基板を熱処理し、As処理を行った表面を走査トンネル顕微鏡(STM)で調べた結果を述べている。それによるとAs終端Si(001)1°オフ基板のステップ構造は基板熱処理温度およびAs処理温度に強く依存し、両者の温度が高い場合4原子層厚のステップが多数できることが判明した。次に、このようにステップバンチングが起こった表面に2種類の薄いGaAsバッファ層を成長させ、その初期結晶化過程を調べている。第一はアモルファスバッファ層で、これを熱処理して結晶化させる。第二は結晶性バッファ層で、300℃程度で堆積する。これ等をSTM及びAFMで調べた結果、アモルバッファ層を結晶化させたものはステップ端から核発生するものが多いのに対し、結晶バッファ層ではテラス上で核発生するものが多いことがわかった。テラス上で核発生すると反位相粒界(Anti-Phase Domain,APD)が形成されることから、アモルファスバッファ層が良質の膜を与えると述べている。

　第3章ではこのような方法でSi基板上にMBE成長したGaAs層の転位を大幅に減少させる技術として本研究で新たに考案した垂直マイクロチャネルエピタキシについて述べている。先ずシリコン基板上にバッファ層を介して数mのGaAsを成長する。この層の上にシリコン酸化膜を堆積し、フォトリソグラフィーによりその一部を線状に窓明けするとともに直下のGaAs層もエッチングし空洞を形成する。成長は分子線エピタキシ法を用い、窓部のみ選択的に行う。すると分子線の直進性のため酸化膜がシャドウマスクの役割を果たし、開口部の幅を持つエピタキシャル層が垂直に成長する。このように細い成長が垂直方向に起こると、転位は斜め方向に伝搬するので多くが側面から逃げ成長層上部は低転位化する。

　VMCE層の幅を小さくし、高さを高くするためには側面を{110}、頂上を(001)にする必要があり、最適な成長条件を求めるため、Beを部分的にドープし、条件により成長形態がどのように変わるかを調べている。その結果、成長温度を高目に設定し、{112}Bファセットの出現を抑えることが重要であると結論づけでいる。

　第4章ではVMCE層の評価を行っている。先ず溶融KOHエッチング法によりVMCE層表面でのエッチピット観察を行っている。VMCE構造の縦横比(アスペクト比)の異るVMCE層を成長させエッチピットがどのように変化するかを調べたところ、アスペクト比が1.45の時、基板GaAsの転位が約6分の1に減少していることを明らかにした。また、このサンプルの断面を透過電子顕微鏡(TEM)により調べているが、成長層上部には転位の存在は見られない事を示した。

　次にVMCE層表面に見られるスリップステップについて述べている。VMCE層はライン形状を持っているため、成長温度から室温に下げる間に熱膨張係数の差によってラインに平行な方向に歪みが導入される。このためVMCE層の表面に、ライン方向に垂直にスリップステップが形成される。一方、ラインに垂直方向の歪みは幾何学形状による理由で多くは解消されているがVMCE層の幅が広くなるにつれて歪みが大きくなりスリップステップが導入される。この密度をVMCE層の幅に対してプロットしているが、幅が小さくなるにつれてスリップステップ密度が低下する様子が明瞭に示されている。

　最後にフォトルミネッセンス法による残留歪みの評価につき述べられている。測定は空間分解フォトルミネッセンス装置により87Kで行われているが、VMCE層の歪みはSi基板上の全面成長GaAsに比べ、半分近くになっていることを示した。

　第5章は総括であり、本論文の結果を総括し、今後の問題につき議論している。

　以上、本論文は、シリコン基板上に高品質のGaAsをヘテロエピタキシャル成長する事を目的とし、新たに垂直マイクロチャネルエピタキシ法(VMCE)を提案したもので、ヘテロエピタキシャル成長初期過程を明らかにするとともに、VMCE層の幅を小さく、高さを高くするための成長条件の確定及び成長層の結晶欠陥と歪みの評価を通して本法が格子定数差の大きなヘテロエピタキシにおいて高品質結晶を成長せるために有効であることを示しており電子工学の発展に寄与するところが少なくない。

　よって本論文は博士(工学)の学位請求論文として合格と認められる。