本論文は"A Study on Modeling of Signal Propagation in VLSI Interconnections"(和訳:VLSI配線の信号伝搬モデルに関する研究)と題し、半導体集積回路の高密度配線に関わる多導体間静電容量のモデル式と容量行列のパラメータ抽出方式、および誘導性結合による雑音特性と信号伝搬への影響を研究したもので、7章からなり英文で書かれている。 第1章は「序論(Introduction)」であり、米国半導体協会のロードマップをベースとして将来の半導体の微細化に伴うVLSI配線遅延の問題点をまとめ、本研究の目的と意義を明らかにしている。 第2章は「高精度容量モデル式とRC遅延最適化配線形状の提案(Delay-Optimum Aspect Ratio of VLSI Interconnections based on New Accurate Capacitance Formulation)」と題し、配線の断面形状から高精度で容量を計算するための実験式を提案している。これは従来の提案されているモデルをより高密度な近接配線に対して改良・拡張したもので、有限要素法による数値計算結果と比較することでその有効性を示している。さらにこの実験式を用いて、一定の制約のもとでVLSI上の配線におけるRC遅延を最小化する配線の比形状が一意に定まることを示し、2平行配線と3平行配線についてその形状を具体的に明らかにしている。 第3章は「VLSIにおける多層配線の容量行列要素抽出のためのテスト構造(Test Structure for Characterizing Capacitance Matrix of Multi-layer Interconnects in VLSI )」と題し、VLSIの多層かつ多導体配線を特性づける容量行列要素を測定・抽出するためのテスト回路について提案している。本方式は複数配線の特定の組み合わに対しパルス電圧を印加し、そのときの充放電電流を参照回路を用いたゼロ位法により測定し、測定結果の線形演算から各容量行列要素を抽出するものである。通常のテスト回路では限られた入出力端子を用いて測定する必要上、本原理をシフトレジスタ回路と結びつけることにより、容量行列の要素数によらず一定の測定入出力端子数で全ての行列要素を抽出することを可能としている。さらに本テスト回路をCMOS回路の配線に適用し容量行列の抽出実験を行い、断面形状から数値計算で求めた値と比較することでその有効性を示している。 第4章は「VLSI配線の容量行列の直接抽出のためのテスト構造(Test Structure for Direct Extraction of Capacitance Matrix in VLSI)」題し、第3章で提案したテスト構造をさらに改良しフェムトファラッドオーダの高精度で容量行列の要素を抽出するテスト構造を提案している。第3章で提案したテスト構造ではパルス駆動電流値が容量行列要素の線形和で与えられるため、桁違いの大小行列要素が混在する状況では、加減算による精度の桁落ちが生ずる場合がある。そこでパルス駆動側の電流を測定する代わりに、接地側の導体に流れる静電誘導電流を直接測定するようテスト回路を改良し、測定値がそのまま容量行列要素に対応するテスト構造を提案している。これによりシフトレジスタを含む抽出回路の駆動選択論理は約2倍程度複雑化するが、その測定結果は桁落ちの影響を受けずフェムトファラッドオーダの測定精度が得られることを実験的に示している。 第5章は「誘導性結合による高密度高速配線におけるクロストーク雑音(Cross-talk Noise in High Density and High Speed Interconnections due to Inductive Coupling)」と題し、VLSI上のバスライン等のように近接する線路中を信号が伝搬する際の隣接線路間の結合雑音について、従来の容量性結合だけでなく誘導性結合を考慮して評価している。将来のGHzを越える周波数でのVLSI動作では容量性結合を低減するために線路間に低誘電率絶縁体を挿入する非均質絶縁線路が提案されているが、この場合には水平・垂直電磁波伝搬モードの信号伝搬速度差により、パルス状雑音が発生することを解析的に示し、線間絶縁体の低誘電率化と信号伝搬距離の増大とともに、このパルス状雑音が結合雑音の支配的要因になることを示している。 第6章は「誘導性要因を考慮したVLSI配線の高周波特性解析(An Analysis on Hi-Frequency Interconnections in VLSI Considering Inductive Effects)」と題し、高速信号伝搬において表皮効果を含む誘導性要因が伝送遅延に及ぼす影響を評価している。線路を素導線の集合(Split Fiber Model)でモデル化した誘導性現象を計算するシミュレータを開発し、厚さ1um程度の集積回路内配線では動作周波数が数GHz以上で表皮効果が発現し実質的な配線抵抗が増大するものの、この動作周波数領域では線路の自己インダクタンス成分の影響が支配的となり表皮効果の発現が伝送遅延に及ぼす影響は小さいことを示している。結論として数GHz以上の高周波動作領域では自己インダクタンスを考慮することが重要であることを示している。 第7章は「結論(Conclusions)」であり本論文の研究成果をまとめている。 以上、本論文は半導体集積回路の高密度配線に関わる多導体間静電容量の高精度のモデル式、容量行列要素パラメータ抽出方式とそのためのテスト構造、ならびに、誘導性結合による雑音特性と信号伝搬への影響を実験および理論的に研究したものであり、電子工学の発展に寄与する点が少なくない。 よって本論文は博士(工学)の学位請求論文として合格したものと認められる。 | 
程度の集積回路内配線では、動作周波数が数GHz以上で表皮効果が発現し、これによって実質的な配線抵抗が増大することが確認された。しかしながらこの動作周波数領域では、線路のインピーダンス成分中の自己インダクタンス(jwL)の絶対値が、抵抗値(R)の絶対値に対して支配的になるので、表皮効果の発現が伝送遅延に及ぼす影響は小さいであろうことが示された。結果として数GHz以上の動作領域では、集積回路の信号伝送を評価する際に自己インダクタンスを考慮することが重要であることが示された。