| 内容要旨 | | 現在のディジタルシステムのほとんどは,クロックと呼ぶ時間情報を伝える信号に同期して処理を進める同期式で設計されている.同期式回路はクロック信号が回路全体に同時刻に分配されることを前提として動作する.しかし,近年の微細化技術の進歩による素子の高速化・配線遅延の増大のために,素子速度に見合った高速なクロック信号を生成・分配するのが困難になりつつある.このような現状で,クロック信号を使わない非同期式設計はクロック信号制御に起因する問題を解決する一つの設計手法である. ディジタル回路を構成する物理素子としてCMOS素子が現在広く用いられている.より高速なディジタル素子として,GaAs素子,ジョセフソン接合素子などがある.特に,ジョセフソン接合素子は低消費電力という点からも高速コンピュータを構成するディジタル素子として注目されている.近年になり,量子化された電圧パルス信号を扱う論理素子がジョセフソン接合素子により構成され,パルスを情報の担体とするディジタル回路構成が提案された.非ラッチモードで動作するジョセフソン接合素子を用いて,単一磁束量子パルスの相互作用で演算が進行するパルス論理回路が構成できる.パルス論理では,粒子状のパルスが信号線を伝搬し,論理素子がパルスを記憶・再生することで演算が進行する.パルス信号は論理的に一つのイベントとして扱うことができる.パルス論理は,信号線に二つの論理値を保持するレベル論理と論理の表現方法が異なるため,新たな論理素子や論理回路設計法の構築が必要である.同期式でパルス論理回路を設計する手法は既に研究されているが,クロックをもたない非同期式回路にそのまま適用できない. 以前からもパルス論理と呼ばれる論理が存在した.従来のパルス論理は,信号が0から1に変化した後すぐに1から0に戻る方形波をパルス信号として扱う.すなわち,二つの物理イベントを一つの論理イベントとして扱う.一方,ジョセフソン接合素子で生成されるパルスは量子化されており,物理的なパルスの生起を一つの論理的なイベントとして扱うことが可能である.このような点で,従来からのパルス論理は本研究で述べるパルス論理と異なる. イベントを扱う論理として遷移論理がある.遷移論理は信号の0→1変化と1→0変化を等価な一つの論理イベントとみなす.信号線に論理値を保持することを前提としており,従来からのレベル論理の構成法の範囲内で回路設計が可能である. 上記の状況をふまえ,本研究は,非同期式パルス論理の計算の基本となる素子を提案し,パルス論理で非同期式論理回路を構成する手法を確立することを目的とする.更に,パルス論理の特徴を活かした計算システムの提案を行う. 瞬時的なパルスを入力信号とするパルス論理は個々の基本素子がパルスの到着を記憶する.記憶の必要性から,仕様や回路動作の表現に状態を扱うことができるペトリネットを用いる.ペトリネットは状態機械を含む表現方法で並列動作の記述ができる.ペトリネットのトランジッション発火にパルス生起が対応し,どちらもイベントとして論理的扱いが可能である. 一見すると,パルスの到着を論理1と解釈し,パルスの未着を論理0と解釈できるように思える.しかし,パルスが到着しないのは,もともと到着すべきパルスがないのか,それともまだ到着していないのかの区別がつかない.よって,パルス論理では1本の信号線で2値変数を表現できない. 本研究では,今後とも続くであろう素子速度の向上を考慮して,配線・素子の遅延時間の上限値が未知であるとするDelay-Insensitiveモデルを仮定する.Delay-Insensitive回路における2値情報の簡単な表現方法は2線符合である.すなわち,2本1組の信号線で1ビットの情報を表現し,どちらか一方の信号線にパルスが伝搬することで2値情報を伝える. レベル論理の基本素子(ANDゲート等)は0または1の論理値(レベル)を入力とする.一方,パルス論理の基本素子は瞬時的なパルスを入力とする.パルス論理にはパルス論理特有の基本素子が必要である.そこで,以後の回路設計で用いるパルス論理のための基本素子を示し,その動作をペトリネットでモデル化する.現在の状態と入力パルスの因果関係のみで動作が決まる基本素子が非同期式回路構成に不可欠である. 基本素子の組み合わせで非同期式パルス論理回路を合成する手法について述べる.まずはじめに,NOT・AND・OR・XOR演算を実現する論理回路構成を示す.多入力回路への入力パルス到着は同時と限らず組み合わせ論理回路であっても先着パルスの記憶を必要とするのがパルス論理の特徴である. この特徴を利用して,基本素子レベルで回路をパイプライン化する手法を提案する.この手法は,それ以上細分化されない基本素子を1段のパイプラインステージにするという点で究極のパイプライン化である.演算・結果の記憶・出力の制御という3種類の処理を行う新たな基本素子を提案し,パイプライン回路を構成する. 一般に,回路のパイプライン化はスループットの向上と引き替えにレイテンシと回路量の増大をもたらす.基本素子レベルでパイプライン化された乗算器を設計し,その速度と回路量をパイプライン化しない乗算器と比較した.パイプライン化による回路量のオーバーヘッドは,レベル論理で設計されたパイプライン段数が半分の同期式乗算器とほぼ同等であった. Delay-Insensitiveモデルで正しいデータ転送を保証するために要求応答方式で転送を制御する.各回路は要求信号を送った後,それに対する応答信号を待って次の動作を開始する.要求応答方式は遅延変動に対する信頼性が高い反面,応答信号を生成するための回路量・速度オーバーヘッドを伴う.並列加算器を例にしてオーバーヘッドを調べた.その結果,回路量は約3倍,レイテンシは約1.2倍,スループットは約2倍であることがわかった.但し,要求応答方式で動作する回路は,素子速度の変動に見合った速度で回路全体が動作する.これは非同期式回路の特長である.一方,要求応答方式によらない回路は基本素子の遅延変動が大きいと,回路全体の速度を大幅に低下させることになる.特に,回路規模が大きい場合,低下の度合いは顕著である. 条件分岐等を含む一般の計算システムをパルス論理で設計するため,データフローグラフでシステムの仕様を記述し,それから回路を合成する手法を提案する.データフローグラフ上のトークンが論理回路中のパルスに対応する.データフローグラフはパイプライン処理・並列処理の記述が可能で,それを反映した回路が実現できる.データフローグラフのアークを信号線対に,ノードをデータ処理回路モジュールに変換してパルス論理回路を合成する. データフローグラフからの回路合成の応用として,プロセッサコアを設計した.設計を簡略化するためデータ幅を4ビットとし,命令の種類を15種類に絞る.但し,演算・制御・データ転送という基本的な命令は網羅してある.プロセッサはパイプライン動作をし,一つ先の命令を常に先読みする.仕様をデータフローグラフで記述し,各ノードを対応する回路モジュールに変換してパルス論理回路を合成した.回路モジュールの動作を機能レベルで記述し,論理シミュレーションを行った.いくつかの命令列を動かした結果,設計通りに動作することを確認した. より一般的な非同期式順序回路の構成方法として,ペトリネットの部分クラスである自由選択ネットから非同期式パルス論理回路を合成する手法を提案する.自由選択ネットは並列・選択動作の記述が可能である.ペトリネットのトランジッションと入力プレースの構造に注目して,パルスの待ち合わせをする基本素子を中心に非同期式順序回路がパルス論理で合成できる. 最後に,パルス論理で非同期計算システムを設計するために今後解決しなければならない問題について指摘する.適切な遅延仮定の選択は非同期式回路設計全般にかかわる問題である.遅延時間がどのようにも変動しうる仮定を設けると遅延変動に対する信頼性は高いが,回路量・遅延の増大をまねく.実用上十分高い信頼性を保ちつつ,回路量の削減を図る必要がある.回路合成手法・テスト・検証・メモリは特にパルス論理に関係する問題である.そのどれもは非同期式レベル論理のもとでいくつかの解決方法が示されているが,それをそのままパルス論理に適用することができない. 以上のように,配線・素子の遅延時間の上限を未知とするDelay-Insensitiveモデルを仮定してレベル論理と全く異なるパルス論理で非同期式論理回路を構成する手法を提案した.今までは,パルス論理の同期式回路の設計しか行われていなかった.あるいは,パルス論理の非同期式回路と言えどもレベル論理の一形態であった.今後の素子の高速化に対応すべく,本研究はパルス論理のもとで非同期式回路を設計する一つの手法を提案することができたと考える. |