近年の情報通信ネットワークの急速な発展に伴い、光通信網が基幹線を含む重要なリンク上に銅線を置換し社会の不可欠な基盤になっている。今後の流れとして光によるネットワークが静的から動的に変わっていき、超高速大容量データを光電変換しないでパスを切り替えるようになることがわかっている。最終的には光によるパケット処理をした、光パケット通信が柔軟で資源効率のいい通信方式になると期待されている。しかしこうした技術が普及するにはやはりデバイス技術の発展が必要で、低コストで高機能な光素子の需要は高い。光集積回路(Photonic Integrated Circuit, PIC)はこのような期待に応える重要な分野で、ここ数年精力的に研究がなされています。化合物半導体における能動受動集積化に関して、大きな問題点は同一基板上に異なるバンドギャップの組成を成長することであって、そのための簡単なプロセスとして選択領域成長(Selective Area Growth)法が提案されています。本研究では選択成長を用いて能動素子のアレイと受動素子のアレイ導波路回折格子型光合分波器(arrayed waveguide grating, AWG)の集積化により、波長多重(Wavelength Division Multiplex)ネットワークに必要な機能素子を作ろうとしている。

　動的にパスが切り替わるネットワークに必要な重要な機能としてダイナミック利得等化がある。現在光ネットワークの損失補償のためにエルビウムドープ光増幅器(EDFA)使われているが、光増幅の過程から原理的に利得の波長依存性が多チャンネル増幅の時のチャンネル間パワーばらつきを生じさせる。また、EDFAは通常利得飽和領域にある関係以上あるチャンネルの入力レベルが変わると残りのチャンネルが受ける利得が変動し、この効果が多段になって信号の劣化を招く。ある程度はEDFAに利得制御器があればポンプ光の増減によっても調整できるが、断線やチャンネルロスがパス切り替えによって著しく変わる場合は利得のスロープも変わるなど、チャンネルごとの利得を制御する機能の必要性が認識されいくつかの方法が提案されている。この中では平面光集積回路(PLC)と呼ばれるシリカ系の銅波路のものは挿入損失が小さいなどのメリットがあるが、熱光学効果を使用するため動作速度はミリ秒と遅い。将来のパケット通信に使うため、ナノ秒程度の応答速度の半導体利得等化器が有望であるので、本研究ではInP基板上にAWGおよび半導体光増幅器(semiconductor optical amplifier, SOA)や位相変調器の集積化によるダイナミック利得等化器を目指し設計、結晶成長や試作の実験を行った。

　理想的な利得等化器は広い減衰幅、広帯域、低偏頗依存性、低損失、高速な応答および安定性の特徴をもつ。提案されたひとつの方式ではAWGによって波長ごとに分離し、おのおのを位相変調しもうひとつのAWGで多重する。また全体をマッハツェンダー干渉計にすることで位相変調を強度変調に変換する。一回の成長ステップでかつコンパクトに集積化するためにはマスクをアレイ状に並べた選択成長法を用いることにした。実証のためのもっとも簡単な設計としてチャンネル間隔400GHzの8チャンネルのAWG2個をMMI3dBカプラーによってマッハツェンダー干渉計にした。その結果のチップが3x9mm2の中におさまった。

　アレイ状マスクを用いた選択長のための条件を実験とシミュレーションにより最適化した。選択成長のメカニズムには表面拡散および気相拡散があり、前者を用いたレーザアレイの報告があるが、この方法は異常成長になりやすく、曲がり導波路などに対応ができない。マスクの間隔を広げ表面拡散の影響を少なくした方法は比較的均一な領域にエッチングにより導波路を作成できるが、このとき隣のマスクペアの影響を避けるに間隔を300μm 以上空けなければならない。しかしマスクペアを間隔小さくすれば全体をよりコンパクトにできる。その条件を探るためマスク幅および間隔を変えたパターンを使用し、5層の量子井戸を選択成長で作製した。評価方法として表面プロファイラーおよび空間分解フォトルミネセンス(μPL)法を使用した。その結果としてアレイマスクを用いた場合は135nmと、通常よりも大きなPLピークシフトが得られた。より大きなシフトはパッシブ導波路にとっての吸収損失を小さくする上に役立つ。

　普通伝搬方向に対し緩やかに変化する2次元あるいは3次元の導波デバイスはビーム伝搬法で計算できるが、われわれが検討する利得等化器は伝搬方向から大きくずれるAWGなどを含んでいるので、簡単のために散乱行列法と有効屈折率近似の元で計算した。利得等化器の特性としてマッハツェンダー干渉計の両アームにおけるパワーの非平衡からそのダイナミックレンジが制限されることがわかった。今回の試作したパッシブ導波路は30dB/cmにもなる大きな損失を示したので試作のときに導波損失低減に注力した。

　利得等化器の実現に向けてその基礎的に部分、例えば直線および曲線導波路、多モード干渉型(MMI)カプラーおよびAWGをパッシブ構造での試作および評価を行った。その結果としてドライエッチング技術による高い屈折率差を用いた構造でMMI3dBカプラーや8チャンネル400GHzのAWGの動作が示された。AWGは10dBのクロストークと大きな偏波依存性を示した。クロストークの悪化は主に高次モードの励振が問題で、偏波依存性も最適な導波路幅でなくすことができる。損失低減の方法としてドライエッチング後のウェット処理により損失が減ったことが確認できた。これはドライエッチングによる表面のダメージが取れるためである。また、今後の改善点として2回以上のドライエッチングプロセスが必要となることがわかった。これにより曲がり導波路は深いエッチング、直線部分は浅いエッチングにすることでコンパクトおよび低ロスを両立できることがわかった。

　本研究によって得られたノーハウは今後の試作プロセスの多いに役立つといえる。また利得等化器だけではなく、同じ技術を用いてさらに多くのWDMの機能をInPのワンチップ上で実現することも可能であることに本研究の意義があると信じている。

　本論文は，" Research on Monolithic Integration of WDM Subsystem on InP(WDMサブシステムの半導体モノリシック集積化に関する研究)"と題し，有機金属気相エピタキシー(MOVPE)選択成長に基づくアレイ型光集積回路の設計，試作および特性評価を行った結果について英文で纏めたもので，7章より構成されている．

　第1章は序論であって，研究の背景，動機，目的と，論文の構成が述べられている．近年の光通信の普及発展に伴って，光通信デバイスのモノリシック集積回路化は益々重要な課題になっている．本論文の目的は，MOVPEにおける選択成長技術に依拠した能動素子アレイと受動素子アレイすなわちアレイ導波路格子(AWG)との集積化により，波長多重(WDM)ネットワークに必要な機能デバイスを提供せんとするものである．

　第2章は"Monolithically-integrated WDM channel equalizer"と題し，WDMネットワークにおける動的利得等化器の必要性，同利得等化器のいくつかの実現方法について論じた後，本研究で目指すモノリシック集積化波長多重チャネル等化器の概要について述べている．

　第3章は"Selective-area MOVPE for array of active devices"と題し，光集積化のいくつかの異なるアプローチを比較した後，本研究における光集積回路作製の基盤となる選択MOVPE技術自体について論じている．まず，選択成長においてアレイ状マスクの幅を変化させた際の成長層の膜厚，組成，フォトルミネッセンス(PL)波長を，主に気相中での原料種の横方向拡散を考慮してシミュレーションによって決定する手法を確立した．次に，同技術を適用して実際に選択成長を行い，シミュレーションの妥当性を検証するとともに，選択成長パラメータの最適化を行って結晶品質の向上を図っている．アレイマスクを用いた場合は，波長1.55μm帯で180nmと通常よりも大きなPLピーク波長シフトが得られることがわかり，能動/受動集積に適することが確認された．

　第4章は"Optimization of passive waveguides"と題し，光集積回路で用いる受動光導波路の低損失化について論じている．ここでは，高屈折率差のハイメサ構造を導波路に用いるため，その低損失化が重要である．導波路の等価屈折率，伝搬損失，側壁荒れによる散乱損失を理論的に検討した後，実際にハイメサ導波路をドライエッチングにより形成し，追加的なウェットエッチング処理により散乱損失を低減できることを明らかにした．また，能動ローメサ導波路とハイメサ受動導波路を低損失で結合する二段エッチ構造を提案・実証している．

　第5章は"Compact semiconductor arrayed waveguide grating demultiplexer"と題し，本研究で集積化に用いるAWGの試作と評価結果について論じている．選択成長から出発する作製プロセスを確立し，新たなドライエッチング技術を含むプロセス技術の詳細について述べた後，4章に論じた低損失化手法を基に，受動導波路部のキャップ層をエッチングすること，導波路幅を2μmから3μmに拡大すること，リソグラフィ技術を向上すること等を通じ，損失を13dB/cm程度まで下げることに成功した．これにより規模の大きい回路の作製が可能になり，32チャンネル，波長間隔100GHzのAWG合分波器チップを試作して，20dB以下のクロストーク，22dB以下の挿入損失を達成している．チップサイズもハイメサ導波路を利用しているため，4.8mm×2.2mmと極めて小さい．偏光依存性，縦続接続性の評価も本章で行われている．

　第6章は"Realization of integrated dynamic channel equalizer"と題し，AWGと能動アレイ素子の集積化を実際に行って，モノリシック動的利得等化器を試作した結果について論じている．まず直列型とループ型の二種類の動的利得等化器のマスク設計を行った後，2章から5章の結果に基づいて，設計した素子の試作に臨み，単一回のMOVPEによる利得等化器集積回路の作製に世界で初めて成功した．SOAアレイ部のゲート動作を測定評価し，注入電流を0から100mAに変える間で40dBの消光比が得られること，アレイ内のSOA間で特性が均一であることが実証された．さらにループ型の素子も試作し，AWG2段の縦続接続性が確認され，またSOAへの電流注入により利得を最大12dB調整することができた．クロストークの低減によりこの値は向上できることが示された．

　第7章は結論であって，本研究で得られた成果を総括している．

　以上のように本論文では，MOVPE選択成長によってアレイ能動素子，アレイ受動素子をInP基板上に一括集積する技術を確立し，同時に受動素子の伝搬損失低減法を検討した．これらを応用して比較的規模の大きいAWGとSOAアレイの単一結晶成長によるモノリシック集積光回路を作製し，WDM利得等化器としての動作を実証して，InP基板上の高度な光サブシステム実現への端緒を開いたもので，電子工学分野に貢献するところが少なくない．

　よって本論文は博士(工学)の学位請求論文として合格と認められる．