ディジタル信号処理技術と大規模集積回路技術とは、共に1970年代以降飛躍的な発展を遂げ、今日、高精細のビデオ信号まで、ディジタル処理できるようになってきている。この発展は、上記2つの技術に加えて、両技術の橋渡し役である、ディジタル信号処理LSIの構成技術の進展に拠る所が大きい。応用分野に応じて種々提案されるディジタル信号処理アルゴリズムの特長と、大規模集積回路技術の特長とを、適合させて最適設計していく技術である。

　本論文では、上記構成技術を高速化の視点から取り上げ、高速信号処理LSIを実現するための技術の構築を目的とした。具体的には、信号処理LSIの高速化技術を、高速演算回路構成技術、データメモリのアドレス生成技術、並列処理技術、および速度・消費電力・チップ面積問題を解決する技術の4技術に分類した。そしてそれぞれに対して様々な新技術を提案した。さらに、新技術を用いた信号処理LSIを実際に試作して評価し、新技術の有効性を実証した。本論文は、以下の7章より構成されている。

　第1章「序論」では、大規模集積回路技術と信号処理LSI発展の経緯を示し、本論文の背景を明確にした。

　第2章「信号処理LSI高速化の課題」では、高速化の課題について検討し、先に述べた4技術を研究項目として明確化した。

　第3章「高速演算回路の構成技術」では、信号処理演算の速度向上に欠かせない、並列乗算器とパイプライン型の浮動小数点加算器(および乗算器)を取り上げ、それぞれ高速化手法を提案した。

　並列乗算器では、部分積加算の高速化手法として、モディファイドCSA(Carry Save Adder)アレイ方式を提案した。最長遅延パスでの加算段数の削減と、アレイ加算器全体の規則性とを両立させる手法であり、LSI化に適した技術である。また上記アレイ方式と、BoothデコーダおよびCLA(Carry Look-ahead Adder)加算器とを組み合わせた乗算器を試作し、その有効性を実証した。論理回路の具体的設計にあたっては、従来のバイポーラ論理回路であるLCML(Low-level Current Mode Logic)回路の改良を検討した。基準電位を安定化させるための容量を内蔵させる構造を提案し、スイチング速度を約20%高速化できることを示した。さらに並列乗算器の完全拡張機能を提案した。この技術は、適当な語長の並列乗算器をアレイ状に配置して結線するだけで、その整数倍の任意語長の乗算器を構成できる方法である。1つの乗算器アレイで種々の語長の乗算を実行できるので、演算部の小型化に有利であり、大規模集積回路向きの技術である。

　パイプライン型の浮動数点加減算器では、3つの高速化手法を提案した。第1は桁合わせ処理に関するものであり、従来直列に処理されていた、指数部減算と仮数部桁合わせシフトとを並列に実行させる方法を提案して約40%高速化した。第2は仮数部の桁合わせ減算に関するものであり、桁上がり伝搬のない1の補数演算で近似する手法を提案して約30%高速化した。第3は正規化処理に関するものであり、キャリー選択加算器を応用した高速正規化回路を提案して16%高速化した。また上記高速化技術を実証するため、2段パイプラインの浮動小数点乗算器と3段パイプラインの浮動小数点加算器とからなる複素バタフライ演算回路を、0.8m-CMOSで試作した。40MHz(保証)の設計通りの性能を検証し有効性を確認した。

　第4章「データメモリのアドレス生成技術」では、音声信号処理等の1次元信号処理と、画像やビデオ処理等の2次元信号処理を取り上げ、それぞれについて、データメモリからデータメモリまでの一連のパイプライン処理を理想的に実行できるように、種々のアドレス生成法を提案した。

　音声帯域での1次元信号処理に対しては、LSIの集積規模と速度に余裕があることに着目し、汎用性を持たせる方向で検討した。そして音声信号処理一般に使用できる汎用的なアドレス生成器を開発した。まず、音声信号処理に現われる各種演算でのアドレスモードを体系化し、音声信号処理では、インクリメント、モジュロー、イテレーション、ビットリバースの4つのアドレスの組み合わせで対処できることを見い出した。次に、上記4種のアドレスモードを自在に組み合わせて生成できるハードウェアアルゴリズムを提案し、アドレス生成器の具体的な構成法を示した。さらにこのアドレス生成器の有効性を実証するため、1.2m-CMOS技術を使って汎用的な音声信号処理DSPを開発した。本LSI1チップで、16kb/sの高圧縮音声CODEC(APC-AB:Adaptive Prediction Coding-Adaptive Bit allocation方式)を実現できることを世界で最初に示し、アドレス生成技術の効果を実証した。

　2次元信号処理では、2次元フーリエ変換とビデオ符号化とを取り上げた。2次元フーリエ変換では、フーリエ変換での究極の演算単位である複素バタフライ演算ユニットを開発し、このユニットを1マシンサイクルでパイプライン処理するためのデータメモリの構造を提案した。これは、複素バタフライを処理単位とするパイプライン演算を、どのバタフライステージでも連続して行えるようにする手法である。パイプライン演算段数を奇数とすることで、2データ読みだしと2データ書き込みを同時にできる4ポートメモリをダブルバッファで持たせることで対処できることを明らかにした。

　ビデオ符号化では、複数の演算器を使って並列処理する時に顕著となる、メモリ容量ネックの問題を解決するアドレス制御法を提案した。従来は、演算器あたりのメモリ容量を固定して、演算器個数に比例してメモリ容量を増やしていたため、チップに搭載しなければならないメモリが増加する問題があった。本アドレス生成技術では、ビデオ符号化処理の特長を活かすことにより、全メモリ容量を固定してバンク数を増やすことで同等の効果が得られ、並列処理のオンチップ化を容易とした。

　第5章「並列処理技術」では、基本的な時間方向の並列処理技術であるパイプライン制御と、空間方向の並列処理技術であるSIMD(Single Instruction stream,Multiple Data stream)制御に着目し、それぞれについて、適応処理に拡張する方法を提案した。

　パイプライン制御では、パイプラインサイクルにデータ依存性のある場合の制御法を検討した。具体的には、電子ビーム描画装置のリアルタイム制御を取り上げた。この装置のパイプラインサイクルは、描画時間を計算するステージと実際に描画するステージからなり、共にデータ依存性を持っている。全体のパイプラインの無駄時間を最小にし、かつ計算ステージ終了後直ちに描画ステージに入ることができるようにするため、両ステージの時間を調整する時間(フェーズ)をダイナミックに挿入する方法を提案した。また実際に、1.5ns分解能で動作する制御LSIを試作し、大幅な高速化を達成できることを実証して技術の有効性を確認した。

　SIMD制御では、複数のプロセッサエレメントが、それぞれの内部状態に因って異なる分岐をする場合の効果的な並列処理法を提案した。これは、SIMD制御を改良した方法で、同一分岐のプロセッサを自動的にグループ化して並列処理する方法であり、モディファイドSIMD技術と名付けた。この技術の特長は、従来SIMDからの僅かな回路の増加で実現できることである。この技術を、4個のプロセッサエレメントからなるビデオ信号処理用のプログラマブルLSIに搭載し、適応量子化処理で2.8倍の高速化が達成できることを実証した。

　第6章「速度・消費電力・チップ面積問題を解決する技術」では、高速性の点で非常に優れている冗長2進加算器を実用化するための課題と、並列処理によりマイクロフィールが長大化してプログラムメモリ容量が大きくなる問題と、より大容量のデータメモリをオンチップ化する課題の3点に着目し、それぞれ具体的な解決法を示した。

　冗長2進加算器は、桁上がり伝搬のない理想的な加算器であるが、1ビットに2本の信号線が必要なことと、中間和と最終和の2段階加算が必要なことから、通常2進のCLAに比しての2.5倍程度の回路規模となり、実用化の障害となっていた。これに対して加算器回路の論理の共通化を図れる新たなコード化法を提案した。この技術により、回路規模を約2分の1に削減できるようになり、占有面積ではCLAと遜色ないまでに小面積化することに成功した。また提案した冗長2進加算器の高速性と小面積とを実証するため、加算が演算の大半を占めるCORDIC(COodinate Rotation DIgital Computation)アルゴリズムに着目し、上記冗長2進加算器アレイを使って、実時間のCORDIC関数発生器を開発した。そして高精細動画像の幾何学変換処理用のアドレス生成LSIに搭載し、20ビット精度のアドレス演算を70MHz(1.2m-CMOS)で行なえることを示し、技術の有効性を確認した。

　プログラムメモリ容量については、複数の演算プロセッサを搭載した並列ビデオDSPを取り上げて検討した。そして長いマイクロフィールドの中から、演算プロセッサの制御を切り出してローカルメモリ化する2階層マイクロプログラム制御技術を提案した。従来のナノプログラム制御やマクロ・マイクロ2階層制御技術を並列プロセッサに拡張した技術である。その他制御の頻度により制御対称を区分する方法による削減法も提案し、4個の演算プロセッサを搭載した場合、最終的にメモリ容量を7分の1に削減できることを示した。またこの結果を受けて、4並列の並列ビデオDSPを0.8m-CMOSで試作し、25MHzで300MOPS(Mega Operation Per Second)の性能を達成した。

　大容量のデータメモリのオンチップ化では、2ポートRAMが信号処理LSIのキーパーツであることに着目し、高密度2ポートRAMの構成技術を提案した。この技術では、従来メモリセルを、Nチャンネルトランジスタ6個、Pチャンネルトランジスタ2個で構成していたのに変えて、それぞれ4個づつとすることで対称的な配置を可能とした。実際にメモリ設計を行ない25%改良できることを示した。

　第7章「結論」では、本論文の成果をまとめると共に、今後の課題について述べた。

　本論文は「信号処理LSI高速化に関する研究」と題し、高速信号処理LSIを実現する技術の構築を目的とし高速演算回路構成技術、データメモリーのアドレス生成技術、並列処理技術、速度・電力・面積最適化の各観点から新技術を提案し試作により有効性を実証したもので、7章より構成される。

　第1章は序論であって大規模集積回路と信号処理LSIの発展の経緯と論文の背景について述べている。

　第2章は「信号処理LSI高速化の課題」と題し、信号処理LSIの高速化のための技術項目について検討し、高速演算回路構成技術、データメモリーのアドレス生成技術、並列処理技術、速度・電力・面積最適化の4つの技術項目の重要性を明確にしている。

　第3章は「高速演算回路の構成技術」と題し、まず並列乗算器の高速化のためにモディファイド・キャリーセーブ加算器アレイを提案し、加算段数の削減とLSIに必要なアレイ構造の規則性とが両立できることを示している。この提案をバイポーラ回路の一つであるLCMLを改良した上で試作し有効性を実証している。またパイプライン型浮動小数点四則演算器に関して桁合わせ処理の高速化、仮数部処理の高速化、正規化処理の高速化を提案し、それを複素数バタフライ演算器に応用し、0.8mCMOSを用いて試作し、期待通りの40MHz動作を確認している。

　第4章は「データメモリのアドレス生成技術」と題し、1次元信号処理と2次元信号処理に有効なアドレス生成法を提案している。音声信号処理に代表される1次元信号処理ではアドレスモードは、インクリメント、モジュロー、イテレーション、ビットリバースの4モードに帰着されることを見いだし、そのためのアドレス生成器を提案し、CMOSで1チップ構成の16kb/sの高圧縮音声CODECとして世界に先駆けて有効性を実証している。2次元信号処理ではフーリエ変換とビデオ符号化を対象とし、複素数バタフライ演算器の高速化のためのデータメモリー構造、並列演算時のメモリーボトルネック解消のためのマルチバンク構成メモリー向きアドレス制御法を提案している。

　第5章は「並列処理技術」と題し、パイプライン制御と、SIMD(単一命令型並列演算)制御に対して、信号処理向きに適応・拡張する手法を論じている。パイプライン制御においてそのサイクルにデータ依存性がある例として電子ビーム描画装置の実時間制御を取り上げ、パイプラインの無駄時間を最小化する制御法を示し、1.5ナノ秒の分解能を有するLSIを試作することで有効性を実証している。またSIMD制御に関し状態分岐を持つ処理を効率的に実現する手法を提案し、ビデオ信号処理LSIとして実現し適応量子化処理で高速性を実証している。

　第6章は「速度・消費電力・チップ面積問題を解決する技術」と題し、速度と面積の問題に関し冗長2進加算器の論理の簡約化のための新しいコードの提案をおこないCORDIC関数発生器を設計試作して有効性を確認している。また並列処理に伴うマイクロプログラム容量の増大に対応する手法として、ナノプログラム手法を並列処理に拡張した、2階層マイクロプログラム制御法を提案し、4並列ビデオDSPに応用し従来の7分の1の容量で300MOPS(25MHz)の性能を実現している。さらに大容量メモリーの面積の問題に関しDSP応用の特徴である2ポートメモリーを高密度化する構成技術についても提案し、25%程度の面積削減を示している。

　第7章は結論であり本論文の成果をまとめるとともに、今後の方向について論じている。

　以上これを要するに、本論文は信号処理LSIの高速化のための技術に関し、演算回路の高速化手法、信号処理特有のデータアドレス生成手法、並列・パイプラインの適応制御手法および速度・電力・面積最適化問題について新しい方式を提案するとともに、実際のLSI試作を通じてその有用性を実証したもので電子工学の発展に貢献するところが少なくない。

　よって本論文は博士(工学)の学位請求論文として合格と認められる。