シリコン基板の上に集積可能なデバイスとして、MOSトランジスタと、バイポーラトランジスタがある。この両者を混在する技術をBiCMOS(Bipolar CMOS)技術と呼ぶ。最初にアナログ回路においてBiCMOS技術が適用、実用化された。1983年頃から、ディジタル回路への応用に向けて、CMOSとバイポーラを同一基板上に複合するプロセス技術が報告され、また、この技術を用いてメモリ等幾つかの論理LSIが作製された。1984年になると同じ微細化レベルの加工技術の純MOSLSIと同等性能のMOSと、純バイポーラLSIと同等性能のバイポーラを同一基板上に組み合わせることが初めて可能となった。CMOSをはじめとするMOSの特徴は、高集積、低消費電力であり、ECLをはじめとするバイポーラの特徴は高速動作である。ディジタル回路におけるBiCMOS技術の狙いはこの両者の利点を融合することである。

　2mBiCMOS技術は、3000ゲートのゲートアレーに適用され、ゲート遅延時間0.8ns(標準負荷0.8pF時)を達成した。これは、2mCMOSゲートアレーのほぼ半分である。この高速動作は、基本回路内で高性能バイポーラと高性能CMOSを複合したことにより、初めて得られたものである。2mBiCMOS技術は、次に、64Kb SRAMに適用され、アクセス時間15nsを達成した。このアクセス時間は、2mCMOS技術によるSRAMの、やはり、ほぼ半分である。

　本研究の目的は、ミニコン、オフコン、サーバ等と呼ばれる中型計算機、ワークステーション、パソコンと呼ばれる小型計算機のCPUとして用いられるプロセッサを、BiCMOS技術により高性能化することである。BiCMOSプロセッサの狙いは、CMOSプロセッサ並の集積度を保ったまま、ECLプロセッサ並のマシンサイクルを実現することである。プロセッサの性能は、プロセス/デバイス、回路、論理、命令、コンパイラと多岐にわたる技術により決まる。本論文が扱うのは回路方式、論理方式である。中でも、最も独創的なものは第2章と第3章で述べるバイポーラをセンス回路として用いるBiCMOS低振幅回路の提案である。第4章と第5章では、この技術をプロセッサレベルで活かすために生まれた回路、論理方式上の工夫について述べる。第6章は結論である。

　本論文では第1章で下記の設計指針に基づくBiCMOSプロセッサを提案する。

　指針1:CMOSベースのマクロセルを用い、集積度をあげ、遅延時間がかかり、数に制約のある信号のチップ間渡りを低減する。

　指針2:バイポーラを用いたドライバ、センス回路により、クリティカルパスの遅延時間を短縮する。この際、集積度を下げないことが指針1の関点から重要である。

　プロセッサの動作周波数を決める最も遅延時間の長いパスをそのプロセッサのクリティカルパスと呼ぶ。このパスの遅延時間を短縮することがプロセッサ高速化の上で重要である。代表的なクリティカルパスに下記の3つがある。

　(1)演算パス-オペランドのアドレス計算、及び、オペランドの処理をするパス。ビットスライス状に配置された、ALU、レジスタファイル、乗算器等よりなる。

　(2)制御パス-命令をデコードし、演算パスを制御するパス。マイクロ命令を格納するROMと、マイクロ命令をデコードするポリセルよりなる。

　(3)メモリパス-アドレスを変換し、命令、及び、オペランドの読み出しを行うパス、TLB、キャッシュという2種の連想メモリよりなる。

　各パスにおいて、BiCMOSマクロセルが高性能化の鍵となる部品である。本論文では、本節で述べた設計指針に基づき、マクロセルを高速化するBiCMOS回路を提案する。この回路は、エミッタ接地のバイポーラをセンス回路としMOS回路網を低振幅動作させることにより高速化する回路である。これにより、初めてBiCMOSプロセッサを実現し、その後のBiCMOSプロセッサ実用化への道を開いた。

　第2章では、演算パスのBiCMOSによる高速化方式を示す。Gmの高いバイポーラをセンス回路として使い、スイッチ回路として働くCMOS回路網の電圧振幅を下げる低振幅キャリー伝搬回路を提案する。さらに、2mBiCMOS技術により試作評価の結果、32ビットキャリー伝搬時間5.9nsを得た。また、CMOS回路との評価を定量的に行い、提案したBiCMOS回路の伝搬時間がCMOS回路の33%〜43%であることを実証した。

　また、エミッタフォロワのバイポーラを帰還回路で制御し、バス電位を精度良く設定する低振幅バスプリチャージ回路を提案した。さらに、2mBiCMOS技術により試作評価した結果、レジスタアクセス時間6.6nsを得た。これはCMOS回路の50%のアクセス時間である。

　第3章では、制御パス、メモリパスのBiCMOSによる高速化方式を示す。2mBiCMOS技術により128Kb(2K語、64b/語)のROMの試作を行い、読み出し時間17nsを得た。メモリセルにMOSを用いることにより、集積度はCMOSと同等に保ちながら、バイポーラによる低振幅センス回路とバイポーラドライバを用いることにより、読み出しサイクル時間をCMOSのほぼ半分にできた。

　1.3mBiCMOS技術により64エントリのTLB、4KBのキャッシュメモリを試作した。アクセス時間のシミュレーション値は17nsである。コンパレータとセンス回路を一体化することにより高速化を達成した。

　第4章では、1.0m/5VBiCMOS技術により開発した70MHz/529Kトランジスタの32bCISCプロセッサについて述べた。全トランジスタの1.5%に当たる8Kトランジスタのバイポーラにより演算パスで55%、制御パスで59%、ポリセルによるデコードパスで81〜84%に遅延時間を短縮できることを示した。本チップは、第2、3章のBiCMOS低振幅回路を用いることにより初めて実現可能となったBiCMOSプロセッサである。また、

　(1)毎サイクルアクセス可能なオンチップROMに使用頻度の高いマイクロ命令を4K語、5サイクルピッチでアクセス可能な主メモリへ使用頻度の低いマイクロ命令を12K語と、マイクロ命令を分割して格納することにより、仮想的に16K語のマイクロ命令アドレス空間を実現し、かつ、実効性能を保ちながら、マイクロ命令読み出しパスからチップ渡りを削除した。

　(2)PLLを内蔵し、内部クロックを分周器出力からとることにより、参照クロックに同期したデュティの正しいクロックを得た。

　(3)ポリセルにおいて、低速小面積のCMOSゲートと同一論理機能の高速大面積のBiCMOSゲートを準備し負荷により使いわける方式により、BiCMOSセルの比率を17%、バイポーラトランジスタのトランジスタ比率を2.5%に押さえながら、遅延時間を81〜84%に短縮した。

　第5章では、3.3V/BiCMOS技術により、動作周波数120MHz、消費電力17WのRISCプロセッサを開発した。本プロセッサは整数演算6段、浮動小数点演算7段のパイプライン方式で、パイプラインシミュレータによる性能評価とチップ面積のトレードオフに基づき、

　(1)整数命令同志を含む2命令を並列処理する命令制御方式、

　(2)命令8KB、データ16KBの1次キャッシュを内蔵し、2次キャッシュは外付けとする2階層キャッシュ構成のメモリ制御方式、

　(3)倍精度乗算、加算を1サイクルピッチで並列に処理可能な浮動小数点演算方式、

　を採用した。また、その過程で、(1)ペナルティ有無判定パス、(2)ロードユースパス、(3)キャッシュヒット判定パス、(4)浮動小数点演算パスの4つがクリティカルになることを明らかにした。

　序論で提案したCMOSベースのマクロセルを活用して、一部にバイポーラを用いる設計手法により、

　(1)2.8Mトランジスタ(内マクロセルは面積比69%、トランジスタ比91%)を集積し、

　(2)消費電力を半減し、17Wを達成し、

　(3)1〜1.5%のバイポーラを用いてクリティカルパスを73〜86%に短縮した。

　クリティカルパス短縮の効果は第4章でまとめた5Vプロセッサの55〜84%に比べて、73〜86%と小さいが、3.3V電源時もBiCMOS技術がプロセッサ高速化に有効なことを実証した。

　以上要約すると、本研究では、CMOSベースのマクロセルを用い集積度を上げ、クリティカルパスにバイポーラを用いて遅延時間を短縮するという設計指針を提案し、キャリー伝搬回路等バイポーラをセンス回路として用いる低振幅動作の回路を提案した。さらに、5V/BiCMOS技術による529KトランジスタのCISCプロセッサで1.5%のバイポーラの付加で、遅延時間を55%〜84%に、3.3V/BiCMOS技術による2.8MトランジスタのRISCプロセッサで1〜1.5%のバイポーラの付加で遅延時間を73〜86%にできることを実証し、BiCMOSプロセッサを実用技術に導いた。

　シリコン結晶基板に多数のトランジスタを集積化したLSIは、大容量のメモリーやマイクロプロセッサなどとしてエレクトロニクスに不可欠な役割を果たしている。LSIを構成するトランジスタとしては、高集積化に優れたMOS(金属-酸化物-半導体)型トランジスタと高速性に優れたバイポーラ(Bipolar)型トランジスタがあり、用途に応じて使い分けられてきた。特にp型とn型のMOSトランジスタを組み合わせたLSIは相補型(Complementary)MOS(CMOS)と呼ばれ、低電力消費型の高集積化回路として極めて重要である。本論文は、CMOSとバイポーラ素子とを同一の基板上に混載したBiCMOS型LSIを用いて、高集積性と高速性を兼備したプロセッサを開発するための研究を記したものである。提出論文は「BiCMOSによるプロセッサ高性能化に関する研究」と題し、全6章よりなる。

　第1章は序論であり、本研究の背景と目的を述べている。また設計の指針を論じ、高集積性を達成するためにCMOS素子を基本とする大規模な回路単位(マクロセル)を活用しつつ、センス回路やドライバなど遅延を発生させやすい部分にのみバイポーラ素子を用いることが重要であることを指摘している。

　第2章は「BiCMOSによる演算パスの高速化」に関する研究を記したものである。プロセッサの中で演算部分は、遅延を支配する情報経路(クリティカルパス)のひとつである。この部分のセンス回路にバイポーラを用いると、高い相互コンダクタンスの故にCMOS回路部の電圧振幅を下げることができ、高速化に有効であることを指摘している。これに基づき、32ビットのキャリ伝播回路およびバスプリチャージ回路を試作し、伝播時間やアクセス時間が2mルールではCMOS回路の半分以下に短縮されることを示している。

　第3章は「BiCMOSによる制御パス、メモリパスの高速化」に関する研究について述べている。まずバイポーラをセンス回路とドライバに用いることにより、高速のROM(読み出し専用メモリ)を開発し、これを用いると制御パスが高速化されるため、読み出し時間がCMOSの半分程になることを示している。また、キャッシメモリや高速アドレス変換回路(TLB)をBiCMOSで作り、アクセス過程が高速化できることを実証している。

　第4章は「BiCMOSプロセッサの開発(1)」と題し、70MHzで動作する32ビットCISC型プロセッサを設計し、世界に先駆けて試作を行い、これを評価した研究が記されている。このプロセッサは電源電圧5V、1mルールで作られており、約53万個のトランジスタの内8000個を選択的にバイポーラ型に置換して高速動作を可能にしている。特に演算や制御パスではBiCMOSによる低振幅化の効果が大きく、遅延時間がCMOS型に比例して55〜59%の値まで短縮できること、またポリセル方式のデコードパスでも負荷の大小に応じてBiCMOSとCMOSゲートを使い分けて、遅延時間が14〜19%程短縮されることを実証している。さらに、このプロセッサでは、使用頻度の高いマイクロ命令のみをオンチップメモリに選択的に収容することにより、チップ渡り遅延を大幅に削減できることなども示している。なおこれらの設計思想は、その後次々に登場したBiCMOS型高速プロセッサにおいて活用されており、先駆的な成果として高く評価される。

　第5章は「BiCMOSプロセッサの開発(2)」と題し、120MHzで動作するRISC型プロセッサを設計・開発し、これを評価した研究について記している。このプロセッサでは電源電圧3.3V、0.5mルールで作られており、280万個のトランジスタのうち1〜1.5%を前述の方針に従ってバイポーラ化することにより、遅れを支配する領域の応答遅延を14〜27%程度低減することに成功している。この結果、整数演算6段・浮動小数点演算7段のパイプライン方式で、ピーク性能240MIPSの高速プロセッサが実現し、その消費電力も17Wまで削減できることなどが示された。また、この研究により今後トランジスタが更に微細化されて、電源電圧が低下する場合に、考慮すべき設計方針が明らかにされた。

　第6章は「結論」であり、本研究で得られた主要結果を記すとともに、将来のLSIにおけるBiCMOS技術の意義について述べている。

　以上要するに、本論文はバイポーラ素子とMOS素子を同一基板に混載したBiCMOS型プロセッサを設計・試作・評価し、高い集積度と高速性を兼備したプロセッサを実現する手法とその有効性を示したもので、電子工学に寄与するところが少なくない。

　よって本論文は博士(工学)の学位請求論文として合格と認められる。