シリコンバイポーラトランジスタの高速化は、主に素子寸法の縮小(スケーリング)によって達成される。不純物分布の浅接合化、すなわち深さ方向スケーリングはベース走行時間、等のキャリア走行時間を縮小し、遮断周波数(f_T)を向上させる。素子面積の微細化(横方向スケーリング)は寄生の抵抗および容量を低減し、これに伴うCR時定数を縮小する。上記スケーリングをさらに進めるため各種のプロセス技術開発が盛んに行われている。しかしながらスケーリングによるデバイス高速化には物理的限界が討論され始めている。例えば、真性領域をスケーリングするには必然的に不純物を高濃度に添加する必要がある。しかし高濃度どうしのpn接合はトンネリングリーク電流が発生し素子耐圧を低下させる。このため不純物濃度には上限が存在する。ゆえにスケーリングできるサイズにも限界が存在する。現在の高速トランジスタは、このような物理的限界に近づきつつあり、スケーリング以外の高速化手法が検討され始めている。例えば、バンドギャップがシリコンより広い材料をエミッタに用いてトンネリングリークによる制限要因を回避したり、逆にバンドギャップの狭いSiGeをベースに用いてベース内にドリフト電界を形成しベース幅のスケーリングなしに高f_T化する、等のシリコン系へテロ接合バイポーラトランジスタ(Si HBT)が検討されている。

　以上の背景の中で、本研究は計算機シミュレーション、理論解析、デバイス試作をとおして、トランジスタ高速化に向けてデバイス構造を最適化し、構造上の問題点を抽出するとともに、プロセス技術を総合化することを目的として行われた。まず、理論および2次元計算機シミュレーションを用いた解析によってシリコン系へテロ接合バイポーラトランジスタ高速化の見通しを立てた。具体的には、デバイス構造最適化、およびヘテロ接合に要求されるヘテロ材料物性の必要条件をシミュレーション検討し、図1に示すようにベース領域の浅接合化、コレクタ構造の最適化、エミッタ・ベース間へテロ接合の導入、により遮断周波数を大幅に向上できることを示した。

図1 バイポーラトランジスタ構造改良にともなう遮断周波数f_Tの向上(計算結果)((a)〜(f)は各種トランジスタ構造に対応した特性曲線。説明本文参照。)

　また、シリコン系バイポーラトランジスタおけるベース・コレクタ間空間電荷領域幅と動作電流の関係を理論解析した結果、ベース幅の変動にともなう時定数が式(1)で近似できることがわかり、高速トランジスタでは、図2に示すように、この時定数の増加が高電流領域における動作速度低下を引き起こすことを示した。

　_X:BC間空間電荷領域走行時間、_BC:BC間容量充放電時間、I_C:コレクタ電流、_BO:ベース走行時間、W_B:ベース幅、q:電子の電荷量、A:実効コレクタ面積、N_A(-W_SC):中性ベースのコレクタ側端における不純物濃度、n:電導電子の密度、W_SC:ベース側BC間空間電荷領域の幅

図2 高速トランジスタの時定数とコレクタ電流の関係(時定数の総和1/2f_Tの実測値を●で示す。)

　次に、デバイス高速化において最優先に必要な浅接合ベース形成プロセスとしてGaドープSiO2膜からのGa拡散法のプロセス検討を行った。その結果、40nm級ベース形成の可能性を示すとともに、ホール測定により本ベース形成法で作成したp型不純物層では移動度の低下はなく、ボロンイオン注入法よりも高キャリア濃度層が得られることがわかった。また本ベース形成法を使いバイポーラトランジスタを試作し、良好なDC特性と急峻なベースプロファイルを得た。

　次に図3に示すようなワイドギャップ材料c-SiCxのエミッタと自己整合技術SST、ボロン拡散ベースを用いたSiHBTを試作し、24GHzの遮断周波数を得た。

図3 c-SiCxエミッタSi HBTのデバイス構造

　また、小信号解析によりエミッタ抵抗と遮断周波数の関係は

　f_T:実際の遮断周波数、f_T0:エミッタ抵抗の無い場合の遮断周波数、

　R_E:エミッタ抵抗、C_C:コレクタ接合容量

　で表わされることを示した。この式は回路シミュレーション、2次元デバイスシミュレーションの結果に良く一致した。上式が試作したHBTの実測値にも良く一致し、エミッタ抵抗によって実デバイスの遮断周波数が低下していることを検証した。またエミッタ抵抗の増加を防ぐ方法として2層構造エミッタをシミュレーション検討し、ヘテロエミッタ材料に許容される低効率が約0.5cmであることを示した。

　次に、選択CVD-W電極を用いたSiGeベースHBTの試作検討では、図4に示すような60nm幅のSiGeベース、自己整合選択CVD-W電極、およびEB露光による0.2m幅エミッタによってベース抵抗を低減し、37GHzのf_Tおよびf_MAXを得た。

図4 SiGeベースHBTのデバイス構造

　以上述べたように、本研究ではシリコン系HBT高速化に向けて、理論およびシミュレーション検討により構造改良の見通しを立てた。さらにGa拡散法によるベース形成プロセス検討、およびワイドギャップ材料c-SiCxをエミッタに用いたHBT試作検討、ナローギャップ材料SiGeをベースに用いたHBT試作検討をとおして、シリコン系HBTの高速化を図るとともに、今後の課題を明らかにした。

　本論文は「シリコン系ヘテロ接合バイポーラトランジスタ高速化の研究」と題し、理論およびシミュレーション解析、プロセス開発ならびにデバイス試作によるシリコン系ヘテロ接合バイポーラトランジスタ高速化に向けた総合検討結果をまとめたものである。

　シリコン微細加工技術の進歩に伴いホモ接合シリコンバイポーラトランジスタ(Si BJT)の速度性能は目覚ましく向上し、大容量光伝送システム等の高速システムを実現する主要なLSI技術となっている。しかしながら素子微細化(スケーリング)によるデバイス高速化は物理的限界に近づきつつあり、スケ-リング以外の高速化の手法としてシリコン系へテロ接合バイポーラトランジスタ(Si HBT)が検討され始めている。高速動作Si HBTの開発には、デバイス構造設計、材料およびプロセス開発、さらにはデバイス試作とその評価まで、極めて広範な技術を総合化しなければならない。

　本論文では、Si BJTの物理限界を超える高速Si HBTを実現することを目標として、デバイス構造およびヘテロ材料の必要条件について、デバイス構造設計からプロセス開発、さらにはデバイス試作と評価まで幅広く検討を行っている。

　本論文は6章より構成されている。

　第1章は「序論」であり、本研究の背景と目的、および本論文の構成について述べている。

　第2章は「シリコン系ヘテロ接合バイポーラデバイス高速化:理論およびデバイスシミュレータによる検討」と題し、理論および計算機シミュレータ解析によるSi HBT高速化に向けたデバイス構造検討結果が記述されている。ここではまず、高速化に向けたSi BJTの構造改良の方法として、ベース高濃度浅接合化、エミッタ浅接合化、コレクタ領域への傾斜不純物分布の導入による効果が解析され、さらにデバイス耐圧とスケーリングの関係からSi BJTの速度限界が見積もられている。次に、へテロ接合構造を用いることで耐圧劣化の問題が回避でき、大幅な性能向上が可能であることが示されている。次に、エミッタ領域中の蓄積電荷量と価電子バンド構造、およびコレクタ/エミッタ間オフセットと伝導バンド構造の解析からヘテロ接合に要求されるエネルギーバンド条件が示されている。またベース/コレクタ間空間電荷領域幅の理論解析によりベース幅変動にともなう時定数を表わすモデル式が導出され、このモデル式を用いた試作デバイスの時定数評価により高速Si HBT(およびSi BJT)の高電流における速度低下が、この時定数の増加によることが示されている、さらに、ベース/コレクタ間ヘテロ接合とコレクタ領域への電荷注入が解析され、エネルギーギャップがシリコンより狭いSiGe混晶ベースがダイオードおよびトランジスタの飽和動作時の速度向上に有効であることが示されている。

　第3章は「Gaドープによる薄いベース拡散層の形成」と題し、ヘテロエミッタ型のSi HBT高速化において必要不可欠な高濃度で浅いベース形成プロセスとしてGaドープ二酸化シリコン膜からのGa拡散のプロセス検討結果が述べられている。イオン注入法の欠点であるチャネリングによる不純物分布拡がりと高濃度注入時の結晶損傷を回避するため、まずシリコン基板上に二酸化シリコン膜を形成し、次にGaを二酸化シリコン膜中にイオン注入し、その二酸化シリコン膜を拡散源としたGa熱拡散によってシリコン中にp型ベース領域を形成するプロセスが提案されている。次にSIMS測定、ホール効果測定およびスキャニングレジスタンス(SR)測定により、本ベース形成法で作製したp型不純物層は移動度の低下がなく、Bイオン注入法よりも浅く高濃度のキャリア層が得られることが示されている。さらにトランジスタ作成とその評価により40nm級の高濃度ベース形成が可能であることが示されている。

　第4章は「ワイドギャップ材料e-SiCxをエミッタに用いた自己整合型(SST)Si HBTの交流特性と問題点」と題し、ワイドギャップc-SiCxエミッタ、ダブルポリ自己整合技術(SST)および浅接合ベース形成技術を用いたSi HBTを実際に作成し、その交流特性評価を行った結果について述べている。作成したSi HBTは24GHzの遮断周波数を示し、ホモ接合トランジスタに比べてエミッタ接合容量が小さいという特徴を持っていることが示されている。また小信号解析、回路シミュレーション、2次元デバイスシミュレーションと試作したHBTの評価から、エミッタ抵抗が実デバイスの遮断周波数の制限要因であることが検証されている。さらにエミッタ抵抗の増加を防ぐ方法として2層構造エミッタが2次元シミュレーションにより検討され、ヘテロ材料に許容される抵抗率が約0.5cmであることが示されている。

　第5章は「選択CVD-W電極を用いたSiGeベースHBTのプロセス技術と特性解析」と題し、バンドギャップの狭いSiGe混晶をベースに用いたHBTにおいて重要となる素子微細化技術として、ベース抵抗とベース/コレクタ間接合容量の低減を目的として考案した自己整合型タングステン電極を用いたデバイスプロヤス技術の試作検討結果について述べている。選択CVDタングステンによるベースおよびエミッタ電極を自己整合形成し、電子ビーム露光による0.2m幅のエミッタ窓によりベース抵抗を大幅に低減している。またベース/コレクタ間横合幅を0.5mに縮小することで接合容量を低減している。その結果、遮断周波数と最大発振周波数がともに37GHz以上という高性能のSiGeベースHBTが試作されている。さらに、試作したSiGeベースHBTの特性評価と回路シミュレーションから、このSiGeベースHBTが低電流動作時のECL回路を最新のSi BJTよりも約2倍高速にすることが示されている。

　第6章は「総括と結論」と題し、本論文の内容および結論を簡潔にまとめている。

　以上のように本研究は、Si BJTの物理限界を超える高速Si HBTの実現に向けたデバイス構造およびヘテロ材料の必要条件について、デバイス構造設計からプロセス開発、さらにはデバイス試作と評価まで幅広く検討したものであり、Si HBTの潜在能力を引き出して超高速デバイスを実現するための今後の研究の基礎を築き、開発の指針を示したものである。その成果は、シリコン系ヘテロ接合という新しいデバイス技術に関する基礎研究であるとともに、その高速デバイスへの応用により大容量光伝送システムや無線システムなどの分野へのインパクトが大であり、物理工学への貢献が大きい。よって、本論文は、博士(工学)の学位請求論文として合格と認められる。