超高速バイポーラ集積回路(LSI:Large Scale Integrated circuit)は、高速計算機システムや光伝送システムに使用されており、性能を左右する重要なデバイスである。これらのシステムの高速化には、バイポーラLSIの高速化と、高集積化によるシステム構成LSI数の減少(LSI間信号伝搬遅延時間の低減)が必要である。LSIの速度は、バイポーラトランジスタの動作速度(基本遅延時間)と、配線などの寄生容量駆動速度(負荷遅延時間)の両者に大きく依存する。従ってLSIの高速化と高集積化のためには、トランジスタの高速化と、トランジスタの微細化によるチップ面積の縮小、およびそれに伴う配線負荷容量の低減が重要な技術課題である。バイポーラトランジスタは、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)の加工技術の発展により、デバイス寸法の微細化が行なわれる。しかし超高速LSIに課せられた技術課題に対しては、これらの微細加工技術だけでは不十分であり、バイポーラ特有の高速化と微細化技術が必要である。

　本論文は、高速計算機システムや光伝送システムを構成するLSIの高速化と高集積化を目的とし、論理/メモリLSI用バイポーラトランジスタの高速化および微細化技術を研究した。各章の成果は以下に示す通りである。

　まず第2章では、バイポーラトランジスタの遮断周波数(f_T)向上技術を検討した。超高速バイポーラの主流技術である2層多結晶シリコン自己整合トランジスタには、真性ベースと多結晶シリコンベース電極のつなぎ抵抗を下げるために、グラフトベース(高濃度ベース領域)が、真性ベース領域の周辺に拡散されている。実験とシミュレーションにより、f_Tを詳細に解析した結果、このグラフトベース内部の長い電子電荷蓄積時間がf_Tの周辺成分を低下するため、エミッタを微細化した時にf_Tを劣化することがわかった。従って、バイポーラトランジスタの高速化には、浅接合化並びに微細化と同時に、グラフトベース領域の浅接合化により、グラフトベース内部の電子走行をなくし、f_Tの周辺成分を向上することが不可欠であることを明らかにした。

　第3章では、バイポーラトランジスタを高速化するためのデバイスプロセス技術を考察し、超高速バイポーラトランジスタを実現した。まず、自己整合トランジスタの1つであるSICOSトランジスタ(側壁ベース電極構造トランジスタ)に、U溝素子分離技術を取り入れたU-SICOS技術により、寄生接合容量を低減した。また低エネルギーイオン打ち込みと短時間アニール技術を用いて、浅いエミッタおよびベース拡散層を形成し、f_Tを20GHzに向上した。さらに、ベース電極に大粒径で高移動度の多結晶シリコン膜を応用し、外部ベース電極のシート抵抗を1/2に低減した。これらの技術により、ECL回路動作を27p秒に高速化した。

　次に、シリコン酸化膜で完全絶縁膜分離された自己整合トランジスタにより、寄生容量をさらに低減した。このトランジスタに、新しい接合形成技術であるベース気相拡散技術と、均一燐ドープ大粒径多結晶シリコンエミッタ電極技術(IDP)を用いて、極めて浅いエミッタおよびベース拡散層を形成し、f_Tを63GHzに向上した。また、グラフトベース拡散の制御を適切に行ない、微細エミッタにおけるf_T劣化を抑制した。さらにU-SICOSトランジスタと同様に、ベース電極に大粒径で高移動度の多結晶シリコン膜を用い、外部ベース抵抗を低減した。これらの技術により、ECL回路動作を15p秒に高速化した。

　これらの2層多結晶シリコン自己整合トランジスタでは、f_Tの向上、外部ベース抵抗の低抵抗化、寄生接合容量の低減が、ECL回路動作を効果的に高速化したことを、回路シミュレーションの解析結果により示し、本実験で検討したデバイスプロセス技術が、いずれも高速化に有効な技術であることを明らかにした。

　メモリLSIにおいては、高速化/高集積化に併せて、耐線強度向上によるソフトエラー耐性の強化が必要である。第4章では、メモリセルの高速化、微細化、耐線強度向上の両立を目的とした、逆方向動作SICOSメモリセル(逆方向SICOSメモリセル)の性能向上を検討した。デバイス特性を向上するために、実験と2次元デバイスシミュレーションにより特性の評価と解析を行った結果、逆方向SICOSのf_Tの向上と、エミッタ寄生容量(C_TE)の低減には、逆方向用不純物プロファイルと、トランジスタ断面構造を1次元構造に近づけることが、有効であることを明らかにした。またこれらの結果を基に、逆方向SICOSのデバイス特性を向上し、高速なメモリ動作に必要な高いf_Tおよび電流増幅率(h_FE)と、小さいC_TEを得た。

　さらに、この逆方向SICOSメモリセルの微細化と、メモリLSIの集積度向上を目的として、U-SICOSを逆方向動作させたトランジスタと、セル内部電位クランプ用のSBD(Schottky Barrier Diode)を融合した、新構造の微細メモリセル(融合型メモリセル)を試作し、良好なトランジスタおよびSBD特性を確認した。また、基本読み出し/書き込み動作と、十分な耐線強度を確認した。この結果、逆方向SICOSメモリセルを用いた耐線強化メモリLSIの高集積化(メモリ容量の増加)が、融合型メモリセルにより可能であることを示した。

　超高速VLSI(Very Large Scale Integration)においては、計算機システムの性能向上のために、高速化に合わせて高集積化の要求が高い。第5章では、論理LSIやメモリLSIのトレンド以上の高集積化を目的として、バイポーラトランジスタの微細化技術を検討し、タングステンシリサイドベース電極、微細幅コレクタ電極、酸化膜埋め込みU溝素子分離技術を用い、総面積が約10m²の微細トランジスタを実現した。さらに、気相拡散技術による浅接合ベースの形成と、ペデスタルコレクタイオン打ち込み技術によるコレクタ電荷蓄積領域の縮小を行ない、リークのない良好な電流・電圧特性と、高いf_Tを得た。これらの結果から、ペデスタルコレクタイオン打ち込みが低濃度コレクタepi領域の電子電荷蓄積時間を低減し、f_Tの向上に効果があること、タングステンシリサイドベース電極の低いシート抵抗(7/□)が、ベース電極面積の縮小を可能にし、トランジスタの面積を縮小するのに効果があることがわかった。また、シミュレーションによる解析の結果、交流デバイス特性の向上により、ECL回路動作が約25p秒に高速化することを示した。以上の結果、これらのデバイスプロセス技術が、超高速VLSIのトレンド以上の高集積化を目的としたトランジスタの微細化を、可能にする技術であることを示した。

　バイポーラトランジスタの面積縮小と高速化には、エミッタの微細化が不可欠である。第6章では、エミッタ微細化技術の1つであるIDPエミッタを用いたトランジスタの試作と、特性評価並びに解析を行ない、従来技術であるAs⁺イオン打ち込み多結晶シリコンエミッタ技術と詳細に比較した。その結果、従来技術においてはエミッタの微細化とプロセスの低温化に伴い、エミッタ周辺の多結晶シリコン膜の厚膜化によるエミッタ拡散層周辺空乏化や、デバイス特性の劣化などの副作用が顕著になり、エミッタの微細化によるデバイス特性の向上を困難にするが、IDPエミッタ技術はこれらの副作用を抑制し、良好な電流・電圧特性と、高いg_mおよびf_Tが得られることがわかった。さらに、アモルファス状態で堆積し大粒径化したIDPエミッタの有する高い移動度と、多結晶/単結晶シリコン界面ヘテロ特性により、微細エミッタにおけるエミッタ抵抗の増加が抑制され、h_FEが向上することがわかった。これらの結果からIDP技術が、エミッタの微細化に適した技術であることを明らかにした。また、IDPエミッタの有するヘテロ特性の発生機構に関して解析を行ない、SPE(固相成長)を起こしたエミッタや、多結晶シリコン状態で堆積したIDPエミッタにおいて、ヘテロ特性が失われることを見いだし、これらの結果からヘテロ特性の原因が、アモルファスシリコンが多結晶シリコンに変わる時の体積収縮に基づく多結晶/単結晶シリコン界面の残留応力で説明できることを示した。

　これらの超高速バイポーラデバイス技術は、高速計算機システムや光伝送システム用超高速LSIに応用され、各世代でシステムの性能向上に大きく貢献した。今後の高速計算機システムにおいては、超並列分散処理システム技術の発展を背景として、高集積性と低消費電力性が重要であるMPU(Micro Processor Unit)と、単一プロセッサの性能向上のために、超高速性が重要であるMPUが必要とされてきている。これらの要求を満たすデバイスとして、前者はCMOS(Complementary MOS)デバイスが適しているが、後者は高速性と負荷駆動能力に優れたバイポーラ/BiCMOS(Bipolar-CMOS)デバイスが適している。また、最近のマルチメディアやインターネットに代表されるような、音声や動画像も含めた大量なデータ伝送が必要とされるシステムや、携帯電話などの移動体通信システムにおいては、超高速性や高周波特性が必要であり、この分野においてもバイポーラ/BiCMOSデバイスが適している。このようにして将来のバイポーラデバイスは、計算機システムのみならず、高速性が追求される超高速通信システム分野への展開が期待される。

　本論文は「超高速集積回路用バイポーラトランジスタの高速化および微細化技術に関する研究」と題し、コンピュータの中核をなす高速論理およびメモリ集積回路を構成するシリコンバイポーラトランジスタの動作機構の解明、新構造の考案、最適設計手法の開発に関する一連の研究の成果を記述したもので本文7章よりなる。

　第1章は「序論」であって、高速集積回路の基本構成要素であるバイポーラトランジスタの性能が時代とともに向上し、多様化する新しいプロセス技術、微細化技術を有効に活用しながら改善されてきた歴史を要約することから論を興し、トランジスタの高速化を律する種々の遅延時間の物理的要因を整理し、性能向上への技術課題を明かにすると共に、本論文の構成をまとめている。

　第2章は「バイポーラトランジスタの遮断周波数の向上技術」と題し、高速化の代表的な指標である遮断周波数(f_T)についてその決定要因の分析を行い、特にSICOS(dewall Base ntact tructure)トランジスタを対象として2次元シミュレーションを実行し、等価回路モデルと比較することによって、低容量化のために浅接合形成もしくは薄膜エピタキシー技術の採用が重要であることを指摘するとともに、グラフトベースと呼ばれる高濃度ベース領域における電子電荷蓄積が高速化の主要な阻害要因となっていることを明かにしている。

　第3章「超高速論理集積回路用自己整合デバイス技術」では前章で検討した結果に基づいてバイポーラトランジスタの構造および形成プロセスの検討を行い、超高速トランジスタを実現した。すなわち自己整合構造SICOSトランジスタにU溝素子分離技術を導入し、また低エネルギーイオン打ち込みによる浅いエミッタおよびベース拡散層を実現し、さらに大粒度、高移動度の多結晶シリコン膜の導入によるベース電極の抵抗値を下げることでECL回路を1段あたり15psまで高速化した。

　第4章「超高速メモリ集積回路用メモリセルデバイス技術」ではアルファ線照射によるメモリセルのソフトエラーに対して耐性の強い構造として逆方向動作SICOSトランジスタをとりあげ、その動作を2次元シミュレーションによて詳細に調べることによって低雑音、高速動作を可能にするには逆方向動作に適する不純物ドーププロファイルを採用し、またエミッタ面積に対するコレクタ面積の大きい1次元構造に近いものが最適であることを見い出すとともに、これらの知見に基づいて新しい構造の微細バイポーラメモリセル(融合型メモリセルと命名)を考案し、その有効性を確めている。

　第5章「超高速大規模集積回路用微細デバイス技術」では計算機用集積回路の高集積化の要求に応えるために考案されたECL-CMOSメモリVLSIに適合するバイポーラトランジスタ構造について検討を進め、酸化膜埋め込み微細幅U溝素子分離を含む自己整合微細トランジスタの構造と形成プロセスを考案し、面積10平方ミクロンデバイスを実現している。これによってECL回路動作として25psの達成が確認できた。

　第6章「超高速バイポーラトランジスタ用エミッタの微細化技術」では高速化、高密度化に重要な役割を果たすエミッタ面積の微細化について具体的に検討したもので、特に均一りんドープ多結晶シリコン(IDP)エミッタの特性評価を詳細におこない、構成する材料の電気伝導度、界面特性、残留ひずみなどの影響を定量化し、その改良への指針を与えている。

　第7章は結論であって、得られた研究の成果をまとめている。

　以上のように本論文は、超高速集積回路用バイポーラトランジスタの高性能化、高集積化を目的としてデバイス応答速度と構造の関係を解析するとともに、これに基づいて最新の微細加工プロセス技術を利用して作成可能なトランジスタ構造を提案、実現し、その有用性を論理回路、および高速アクセスメモリセルに適用することで実証したものであり、電子工学上貢献するところが大きい。

　よって本論文は博士(工学)の学位請求論文として合格と認められる。