本研究は、将来のSi半導体素子の高集積化・低消費電力化に対応できる、微細p-n接合の高信頼化技術に関するものである。特に、低消費電力化のための接合リーク電流低減技術を確立することを目的として行なわれたものであり、リーク電流の発生要因および発生機構を明らかにするとともに、その低減技術を開発した。

　まず、図1に示した結晶欠陥起因のリーク電流について検討を行なった。半導体素子の高集積化を進めると、チップ面積と共に接合全体の面積が大きくなり、結晶欠陥が接合に存在する確率が高くなるため、結晶欠陥に起因したリーク電流が問題になってくる。これまで行なわれてきた結晶欠陥や重金属汚染の低減技術にも限界があり、これまでのようにリーク電流を低減することが困難になってきた。本研究では、これまで行われていなかったリーク電流の解析方法と発生機構について検討し、その発生機構に基づいたリーク電流低減技術を開発した。

図1MOSトランジスターにおける接合リーク電流の発生場所とその種類

　このリーク電流を解析した結果、空乏層中の電界に依存し、接合面積に比例した温度依存性の小さな電流が発生していることがわかった。そこで、空乏層中に結晶欠陥(酸素析出物や金属析出物)が存在した場合の電界について解析を行ない、析出物周辺での局所電界集中によって生ずるリーク電流の発生機構を検討した結果、欠陥起因のリーク電流は、局所的なトンネル効果により生じていることを明かにした。また、欠陥に起因したトンネル効果は、空乏層中の電界分布に強く依存するため、欠陥が存在する部分の電界を小さくすることによってリーク電流を低減できることを示した。この知見を基に、空乏層広がりを変えることなく電界を小さくでき、また、欠陥が多く存在する表面から強電界部分を離すことができる、電界分布制御技術を開発した。その結果、欠陥起因のリーク電流を半分以下に低減することができた。この結果に基づいてDRAM(Dynamic Random Access Memory)の試作を行ない、電界分布制御により、リフレッシュ時間を5倍程度に長くできることを確認できた。

　つぎに、微細p-n接合で支配的な、接合周辺の表面発生電流(図1参照)について検討を行なった。例えば、室温の場合、接合面積に比例する成分は10^-18A/m²程度であり、また、周辺長に比例する成分は10^-16A/m程度である。従って、1m角程度の接合では、面積成分に比べて接合周辺成分の方が大きくなり、表面発生電流が支配的となる。表面発生電流は、接合端が接する素子分離用のLOCOS酸化膜とSi基板との界面が空乏化した部分で生ずるリーク電流であり、LOCOS端部での様々な要因により増加した界面準位を介して発生する。界面準位の増加要因を解析した結果、LOCOS端部のSiO₂膜とSi基板との界面では、面方位や応力の影響を受けて準位発生量が多くなることが明かとなった。そこで、LOCOS端で発生した界面準位を低減するために、界面準位の原因となる界面Si未結合手を水素やフッ素で終端する技術について検討した。

　まず、水素アニールを行った場合の界面準位密度の測定結果を用いて、水素の終端機構について検討した。その結果、水素終端は、水素の捕獲と離脱との競合過程で決まることを示した。また、これら2つの現象を用いて水素終端の高効率化について検討した結果、水素アニール前にSi未結合手を少なくした状態で、水素離脱の少ない低温で水素アニールを実施することが必要であることがわかった。

　また、もう1つの終端技術であるフッ素終端においては、フッ素イオン打込みと熱処理を用いて、SiO₂膜とSi基板との界面にフッ素を導入する技術を開発した。まず、打込まれたフッ素の挙動解析を進め、熱処理によって界面に導入されたフッ素は、Si未結合手を終端して界面準位密度低減に寄与していることを明らかにした。そして、界面へのフッ素導入量は、打込み量により制御でき、また、フッ素導入量を最適量に制御することにより、界面準位密度を1/10に低減し、LOCOS端の表面発生電流を1/2に低減できることを示した。

　つぎに、水素終端の高効率化の検討結果に基づいて、フッ素終端によりSi未結合手を少なくした状態にして、低温の水素アニールを実施する方式について検討した。この方式を用いた結果、フッ素終端の効果に水素終端の効果を加えることができ、LOCOS端部の表面発生電流を従来の1/4に低減できることが明かになった。また、フッ素と水素による終端技術を用いることにより、界面特性の電気的安定性も向上できることがわかった。例えば、電気的安定性の代表例であるMOSトランジスタのホットキャリヤ耐性を3倍にできた。

　次に、半導体メモリの使用環境の変化(特に、動作温度の上昇)により増加する拡散電流や、浅接合化に伴って増加する発生・再結合電流について検討を行なった。これまで、拡散電流(図1参照)を低減するために、高濃度基板表面上に低濃度のエピタキシャル成長層を形成する方式が提案されている。また、発生・再結合電流の低減については、その発生源となる欠陥や汚染金属を捕獲するためのゲッタリング層を高温熱処理を用いて形成する方法などが提案されている。しかし、これらの方式は、半導体製造工程を複雑にするため、より簡便な方式が求められている。本研究では、基板中への高濃度埋込み層形成やゲッタリング層形成が容易な高エネルギーイオン打込みを用いて、拡散電流に対する高濃度埋込み層形成、および、発生・再結合電流に対するゲッタリング層の効果について検討した。

　拡散電流は、基板中の結晶欠陥の影響を受けて増加するが、高エネルギーボロン打込みを用いて、深さ1〜2mの部分に高濃度埋込み層を形成することにより低減できることがわかった。例えば、埋込み層の濃度を10¹⁹cm^-3以上にすることにより、拡散電流を1/30まで低減することができた。このように拡散電流が低減できる理由は、埋込み層が形成された部分で伝導帯および価電子帯に曲がりが生じ、それが少数キャリヤの拡散バリアとして作用するためである。また、拡散電流に対する高濃度埋込み層の効果を理論的に解析し、実験結果との一致を確認した。

　一方、発生・再結合電流(図1参照)は、空乏層中の結晶欠陥の影響を受けて増加する。例えば、高エネルギーボロン打込みを用いた高濃度埋込み層形成では、打込みに起因した結晶欠陥の影響を受けて発生・再結合電流が増加する。この結晶欠陥の原因となる格子間Si原子の挙動を、フッ素によって抑制することを目的に、高濃度埋込み層直下に高エネルギーフッ素打込みを行なってゲッタリング層を形成した。その結果、結晶欠陥の発生を抑制でき、発生・再結合電流を1/10程度に低減することができた。

　半導体素子の低消費電力化を例に、将来の重要課題であるp-n接合リーク電流の低減技術に関する検討を行なった。その結果、(1)高集積化で問題となる結晶欠陥起因のリーク電流を電界分布制御技術を用いて、(2)微細接合で問題となる表面再結合電流を界面終端技術を用いて、それぞれ低減できた。また、(3)高濃度埋込み層およびゲッタリング層を形成することにより、拡散電流および発生・再結合電流を低減できることを示した。

　本研究により、半導体素子の低消費電力化を一層推進することができ、微細p-n接合の高信頼化のための指針を示すことができた。

　本論文は「微細p-n接合の高信頼化技術に関する研究」と題し、Siの微細p-n接合のリーク電流低減技術について検討した結果をまとめたもので、7章からなっている。概要としては、接合リーク電流の発生要因、発生機構、低減技術を明らかにし、結論として、本研究が、今後の高集積Si半導体素子の低消費電力化、信頼性向上、動作安定性の向上に、有力な基本技術を提供するとともに、リーク電流のさらなる低減化が将来にわたって必須であることをのべている。

　第1章は「序論」であり、本研究の背景、目的、および本論文の概要について述べている。

　第2章は「浅いp-n接合におけるリーク電流の解析」と題し、ここで開発した接合リーク電流の解析法を述べ、リーク電流の発生機構を、(1)拡散電流、(2)発生・再結合電流、(3)接合周辺での表面リーク電流(表面発生電流)、(4)電界に起因するリーク電流、および(5)結晶欠陥に起因するリーク電流に分類して検討するとともに、その変動要因について検討した結果を述べている。特に、浅接合化を実現するために低エネルギーイオン打込みを行なった場合と熱処理を軽減して不純物拡散を抑制した場合の、接合リーク電流の増加機構を明かにしている。

　第3章は「結晶欠陥に起因するリーク電流の低減技術」と題し、半導体メモリーの高集積化に伴って顕在化する結晶欠陥起因のリーク電流の発生機構、低減技術について検討した結果を述べている。特に、従来未検討であった欠陥起因のリーク電流の解析方法について検討し、その解析の結果、温度依存性が小さく空乏層中の電界依存性の大きなリーク電流が発生していることを明かにしている。また、空乏層中に結晶欠陥が存在した場合の電界について解析を行なった結果、欠陥周辺で局所的な電界集中が生ずると、トンネル効果によってリーク電流が増加することを明かにしている。さらに、このトンネル効果の電界分布依存性を検討した結果、最大電界部分を欠陥が多く存在する表面から離すことが、トンネル効果の抑制に効果的であることを明かにし、これにより欠陥起因のリーク電流を1/5に低減できることを実証している。

　第4章は「接合周辺での表面リーク電流の低減技術」と題し、微細p-n接合で支配的な接合周辺での表面リーク電流(表面発生電流)の発生要因、低減技術について検討した結果について述べている。素子分離用のLOCOS(Local Oxidation of Silicon)酸化膜に接する接合周辺では、LOCOS酸化膜とSi基板との界面に発生する界面準位が面方位や応力の影響を受けて増加するため、表面発生電流が増加していることを明かにしている。そして、これを低減するために、界面準位の原因となる界面Si未結合手を終端する技術、特に、従来から行なわれている水素終端技術の高効率化の検討に加えて、新たにフッ素終端技術を検討している。フッ素終端は、SiO₂膜とSi基板との界面にフッ素を導入する技術であり、イオン打込みと熱処理を用いることにより導入量の制御性を向上している。そして、双方の技術を用いて、接合周辺での表面リーク電流を従来の1/4に低減できることを明かにしている。なお、フッ素終端技術により、電気的安定性を向上できることも明かにしている。

　第5章は「拡散電流および発生・再結合電流の低減技術」と題し、半導体メモリの使用環境の変化(特に、動作温度の上昇)により増加する拡散電流、および、浅接合化に伴って増加する発生・再結合電流の発生要因と低減技術について検討した結果を述べている。具体的には、拡散電流および発生・再結合電流を低減するために、高エネルギーイオン打込みを用いた高濃度埋込み層形成やゲッタリング層形成について検討している。拡散電流は、高エネルギーボロン打込みを用いて、深さ1〜2mの部分に高濃度埋込み層を形成することにより従来の1/30に低減できることを明らかにしている。また、拡散電流に対する高濃度埋込み層の効果を理論的に解析し、実験結果との一致を確認している。一方、発生・再結合電流は、高エネルギーフッ素打込みを用いてゲッタリング層を形成することにより、1/10に低減できることを明らかにしている。

　第6章は「半導体素子の低電力化と信頼性および動作安定性の向上」と題し、本研究で検討した技術を実際の半導体素子に適用した場合の、半導体素子の低電力化と信頼性および動作安定性の向上について述べている。まず、欠陥起因リーク電流を低減できる電界分布制御技術は、DRAM(Dynamic Random Access Memory)の情報保持時間を5倍にすることができ、待機時の消費電力を1/5に低減できることを実証している。また、表面発生電流低減と電気的安定性向上が可能なフッ素終端技術は、MOS(Metal Oxide Semiconductor)トランジスターのホットキャリヤ耐性を3倍程度に、また、放射線耐性を2〜10倍に向上でき、MOSトランジスターの信頼性を向上できることを確認している。さらに、拡散電流を低減できる高濃度埋込み層形成技術は、半導体素子の微細化が進むにつれて問題となる寄生素子動作を抑制できるため、半導体素子の動作安定性を向上できることを示している。また、本技術を用いることにより、MOSトランジスターのドレイン耐圧を1V程度、また、CMOS(Complimentary MOS)素子のラッチアップ耐性を3倍以上に向上できることを実証している。

　第7章は「結論」であり、各章で得られた結果をまとめ、結論として、これらリーク電流低減に向けた微細p-n接合の高信頼化技術が、今後の高集積Si半導体素子の低消費電力化、信頼性向上、動作安定性の向上に対して有力な基本技術となり得ることを述べている。

　以上を要するに、本研究は微細p-n接合のリーク電流発生要因、発生機構、低減技術を明らかにするとともに、これらより得られた接合高信頼化技術を半導体素子に適用し、その効果および有用性を確認したものであり、物理工学に寄与するところが大きい。

　よって、本論文は、博士(工学)の学位請求論文として、合格と認められる。