近年の半導体集積回路の進歩はめざましく、IC(Integrated Circuit),LSI(Large Scale Integrated Circuit)からVLSI(Very Large Scale Integrated Circuit)へ、さらに現在は1チップあたりの素子数が百万個を超えるULSI(Ultra Large Scale Integrated Circuit)へと発展している。このような集積回路の発展を支えてきたのがMOSFETであることに疑いの余地はない。

　本研究は、シリコンLSIの微細化とともにますます重要度が増加しているMOSFETの新構造と物理特性に着目した。本論文の目的は次の3点である。

　1)シリコンMOSFETの新構造を提案、実証し課題を抽出するとともに、性能向上や低電圧化の指針を示す。

　2)微細MOSFETの物理現象を解析し、デバイス構造、電源電圧、応用などさまざまな面での知見を得る。

　3)極微細MOSFETを試作、評価し将来の可能性を探り、MOSFETの微細化限界や性能限界を見極める。

高速0.25mCMOSデバイス

　新しく提案する高速、低消費電力デバイスSPI(Self-aligned Pocket Implantation)について述べる。SPI技術はドレイン接合寄生容量を増大させることなく短チャネル効果を抑制できる方法であり、高速かつ低消費電力のMOSFETが実現できる。この章ではSPIの基本概念、作成方法と基本特性について詳細に述べる。SPI-MOSFETの特徴はゲート電極とドレイン電極上のチタンシリサイド薄膜をマスクとして用いるポケット注入であり、ゲート長0.25mまで短チャネル効果を抑えると同時に、ドレイン接合容量は従来のMOSFETと比較して大幅に低減できる。SPI-MOSFETの作成方法を図1に示す。

　ドレイン接合容量は従来型MOSFETと比較してnMOSFETが37%、pMOSFETが41%減少していることがわかった。また短チャネル効果はゲート長0.21mまでほとんど見られない。リングオシレータにより回路性能を評価した結果、ゲート長0.36mではSPI-MOSFETが従来型MOSFETより約20%高速である。これはドレイン飽和電流が高いこと、ドレイン接合容量が小さいことによるものと考えられる。さらにゲート長0.21mでは遅延時間は電源電圧3.3Vにおいて35.1ピコ秒、電源電圧2.5Vにおいて40.1ピコ秒である。

図1 SPI-nMOSFETとpMOSFETのプロセス工程断面図。(a)LDDとソース、ドレイン形成。(b)サリサイド工程(c)サイドウオール除去とSPI注入

0.25mCMOSの低電圧動作に関する応用

　改良型SPI-MOSFETのキャリア速度、ホットキャリア信頼性について議論し、さらに低電圧動作の課題を明確にし、解決策を提案する。SPIと従来型MOSFETのキャリア速度を図2に示す。ゲート長が0.25mのSPI-MOSFETではキャリア速度がシリコン中の飽和速度に近い8x10⁶cm/secである。プロセス、デバイスシミュレーションで横方向電界強度を解析した結果、SPI構造ではソース付近の基板の不純物濃度が高く電界強度が大きいことがわかった。キャリアがソース側の低いエネルギーの状態で加速されることが、大きいキャリア速度の理由であると考えられる。

図2 キャリア速度の実効チャネル長依存性。

　ゲート空乏層容量が小さいため、サブスレッショルドスロープが小さく、SPIは高速、低消費電力LSIには適したデバイスである。このことはC-V法を用いた解析により確認された。さらに、低電圧動作時の課題としてトランジスタ特性と動作電源電圧、リーク電流の関係については初めて定量的に考察した。

　ホットキャリア信頼性を詳細に解析した結果、SPI注入はドレイン最大電界強度を増大させるが、ホットキャリア信頼性を劣化させないことがわかった。これはキャリアのパスは最大電界強度の点を通らないからであると、説明できる。

　シリコン基板に素子分離酸化膜をパターンニングし、活性領域にのみ超高真空気相成長法を用いた選択エピタキシャル成長により単結晶シリコン層を形成する。従来の選択エピタキシャル成長はSiH₃(モノシラン)に塩素を含む化合物を混合したガスを用い、減圧化で行っていた。今回はより反応性の高いSi₂H₆(ジシラン)のみを原料ガスとして用い、超高真空中でのエピタキシャル成長を試みた結果、ファセット幅を従来の約1/10以下にできることがわかった。SEG-MOSFETの素子分離と接合のリーク電流はLOCOS分離を用いたMOSFETとほぼ同等である。従来の減圧CVDによる素子分離ではリーク電流がLOCOS-MOSFETより約1桁大きいことが報告されているので、この結果は大きな改良である。

　さらにゲート幅としきい値電圧の関係を解析した結果、ゲート幅が0.3mまで狭チャネル効果は見られない。このことよりSEG-MOSFETは分離酸化膜と活性領域の高さがほぼ同一にできる理想的な構造でありチャネル端の電位の変動がないと考えられる。

　図3にゲート長0.1m、ゲート幅0.3mの極狭短チャネルMOSFETのドレイン電流-ドレイン電圧特性を図3に示す。極めて小さいサイズであるが、正常なMOS動作をしており、Gmは530mS/mmと非常に大きい。

図3 SEG-NMOSのドレイン電流、ドレイン電圧特性。Lg＝0.1m,Wg＝0.3m.

　従来はキャリアが飽和領域でVd-Vdsatという電圧によりインパクトイオン化を起こすと考えられてきたが、これは短チャネル領域ではあてはまらないのみならずVdsat自体の意味がなくなる。ここではまず従来のドレイン飽和電圧Vdsatを用いたインパクトイオン化の解析にかわり、バイアス条件を明確にした解析手法を提案した。この新しい解析手法によりゲート長が0.2m以下の極微細領域においてはインパクトイオン化が長チャネル領域とは異なり、飛躍的に大きくなること、さらにこの現象はドレイン電圧が1.5Vのときより1.2Vのときのほうがより顕著であることがわかった。この現象はシリコンのバンドギャップ1.1eV以下のエネルギーでインパクトイオン化が観測されることと関連があると考えられる。

　図4にインパクトイオン化のゲート酸化膜厚依存性を示す。ゲート長が小さくなるとインパクトイオン化のゲート酸化膜厚依存性が減少する。これは微細MOSFETのノンローカル効果を示している。ゲート酸化膜の薄膜化は高性能MOSFETの実現のためには必須であるが、ホットキャリア信頼性の面では極微細領域において薄膜化の効果が小さくなる。今後は材料面からの改良、例えばゲート絶縁膜に窒化酸化膜を用いるなどが重要な課題と考えられる。

図4 M(8nm)/M(4nm)のゲート長依存性。

0.05mCMOSFETの作成と評価

　世界最小サイズの0.05mCMOSFETのデバイスデザイン、作成プロセス、電気特性について述べる。ソース、ドレインextensionを低エネルギーのイオン注入によって作成し、nMOSFETで17nm、pMOSFETで44nmというこれまでのイオン注入では作成できなかった浅い接合を実現した。短チャネル効果はnMOSFETでは最小ゲート長の0.05mまでほとんど観測されないが、サブスレッショルドスロープは劣化する。これはDrain Induced Barrier Lowering(DIBL)によると考えられる。図5にGm、Gmiのゲート長依存性を示す。nMOSFET、pMOSFETともにゲート長の減少に伴いGmは増加している。Gmの最大値はnMOSFETが460mS/mm、pMOSFETが370mS/mmでともにゲート長が最小の0.05mにおける値である。nMOSFETのGmはゲート長とゲート酸化膜厚から期待できるほどは大きくない。これはextensionが20nm以下と非常に浅く寄生抵抗が大きいこと、それにともないトランジスタの外部抵抗が約1640mと大きいことが原因である。さらに速度飽和の影響によりゲート長を縮小してもそれほどGmが上げらないと考えられる。CMOSインバータの遅延時間の解析の結果、ゲート長0.05mでは1.5Vにおいて13.1ピコ秒、1.0Vにおいて18.9ピコ秒であり、これは世界最高速度である。この0.05m-CMOSFETはMOSFETの微細化限界やシリコンLSIの可能性を議論する上で非常に意義深いものである。

図5 Gm、Gmiのゲート長依存性。

　第6章でも述べたように、サブ0.1mの極微細領域では速度飽和と寄生抵抗により駆動力がそれほど向上しない。しかし、スケーリング則に従わずに単位ゲート幅当たりのドレイン飽和電流が微細化により減少しても微細化は必要である。というのは、例えばMPUを考えた場合、微細化により同じチップに搭載できるトランジスタ数が増大するとSRAM,DRAMなどのメモリーの容量を大きくできるので、トランジスタのドレイン飽和電流が下がっても結果的にシステムの速度が向上する可能性があるからである。

　筆者はゲート長0.03mまで実用化が進むと考えている。これ以下の領域ではp-n接合の直接トンネル電流が大きくなり正常なMOSFETの動作ができなくなる。微細化の限界は確実に存在するが、将来のマルチメディア時代を担うさまざまなシステムはLSI技術の進歩に大きく依存している。今後もシリコンLSIが時代を変革し切り開いていくものと確信している。