シリコン半導体大規模集積回路(Si-LSI:Silicon-Large Scale Integrated Circuit)は、1970年初頭の汎用プロセッサとDRAMの登場以来、3年で4倍の集積度向上が実現され、今日では、あらゆる電子機器の基幹構成要素となっている。その構成要素となるデバイスは、縮小化に適したMOSFET(etal-xide-emiconductoer ield-ffect ransistor)である。また、そのゲート長が1mを切るサブミクロン時代となり低消費電力であることと設計の容易さからCMOS(omplementary )が主流のデバイスとなった。その高集積化、高速・低消費電力に代表される高性能化は、留まること無く発展している。さらに、近年のマルチメディア化で要求される3次元画像処理、並びに、情報機器の携帯化は、CMOSプロセス・デバイスに今以上の高速・低消費電力化を要求している。

　本論文はゲート長が1mを切るサブミクロンCMOSプロセス・デバイス技術において、高速化・低消費電力化の追究に主眼を置き検討した内容をまとめたものである。CMOSプロセス・デバイスで高速・低消費電力化を図るには、MOSFETの縮小化による高駆動力化が、まずその基礎となる。サブミクロン時代になると、さらに、それ以外の寄生抵抗・容量の低減が重要になる。すなわち、MOSFETのソース・ドレイン領域の寄生抵抗・容量の低減、さらには、配線抵抗・容量の低減が、高速・低消費電力化のための重要課題として追加される様になった。ここでは、これらの3つの観点から具体的な検討を行なった。すなわち、MOSFETの縮小化の検討、ソース・ドレイン領域の寄生抵抗と容量の低減の検討、さらには、配線負荷の低減の検討である。

　第1章で研究の背景と目的、さらに、論文の構成と概要を述べた。第2章では、第3章以降の具体的な検討の基礎として、MOSFETを縮小化する上での課題とサブミクロン時代となり寄生抵抗・容量が顕在化した理由をまとめた。第3章では、MOSFET単体の縮小化について具体的に検討した内容を述べた。第4章では、ソース・ドレインの寄生抵抗・容量の削減について、それを実現するTiSi₂のサリサイドプロセスとそれを発展させたTiSi₂のローカル配線プロセスの検討を通して述べた。第5章においては、近年その重要性が高まっている配線負荷の低減について検討した内容を述べた。

　本研究の具体的な内容と得られた成果を要約すると以下の様になる。

　本論文は「高速・低消費電力サプミクロンCMOSデバイス技術の研究」と題し、サブミクロンCMOS(Complementary Metal-Oxide-Semiconductor)大規模集積回路の高速化と低消費電力化を達成するため、プロセス・デバイス技術を総合的に追究した結果をまとめたものである。

　シリコン半導体大規模集積回路は、1970年初頭の汎用プロセッサとDRAMの登場以来、3年で4倍の速度で集積度が向上し、今日ではあらゆる電子機器の基幹構成要素となっている。その中心となるデバイスは、低消費電力化と設計の容易性からCMOSが主流であり、その高集積化、高性能化は留まること無く発展してきた。特に近年マルチメディア技術で要求される3次元画像処理と情報機器の携帯化は、CMOSプロセス・デバイスにさらなる高速・低消費電力化を要求している。

　本論文ではサブミクロンCMOS大規模集積回路の高速化・低消費電力化を達成するため、プロセス・デバイス技術の立場からその基礎となるMOSFETの縮小化、サブミクロン時代に顕在化してきたソース・ドレイン領域の寄生抵抗・容量の低減、さらには、昨今の重要課題である配線抵抗・容量の低減について幅広く検討し、高速化・低消費電力化の追究を行なっている。

　本論文は6章より構成されている。

　第1章は「序論」であり、研究の背景と目的、さらに、論文の構成について述べている。

　第2章は「MOSFET縮小化の課題と寄生抵抗・容量の顕在化」と題し、第3章以降の具体的な検討の技術的背景をまとめている。短チャネル効果、比例縮小則、駆動力向上率の劣化、ホットキャリア効果とMOSFET構造の変遷、及び寄生効果の顕在化をまとめている。

　第3章は「MOSFET縮小化による高速・低消費電力化の検討」と題し、集積回路の高速・低消費電力化の基礎となるMOSFET単体の縮小化について検討した内容を述べている。サブミクロン時代に主流となったLDD(Lightly Doped Drain)構造MOSFETにおいて、正確なチャネル長が得られる測定法を提案している。この方法により、物理的に意味のあるデバイス構造間の性能比較がはじめてできる様になったことを述べ、また、その応用により、それまで不明確であったオーバーラップ型LDD構造MOSFETのAC特性の解析を行ないこの構造の欠点を明確にしている。その知見をもとに低電圧でも高速なNarrow Sidewall型CMOS構造を提案しその性能を実証している。

　第4章は「ソース・ドレイン寄生抵抗・容量の低減の検討」と題し、ソース・ドレインの寄生抵抗・容量の削減に関して、チタンシリサイドのサリサイドプロセスとそれを発展させたローカル配線プロセスの検討結果を述べている。サリサイドプロセスをサブハーフミクロンMOSFETに適用する場合、不純物の再分布が重大な課題になることを試作、物理分析、およびプロセス・デバイスシミュレーションにより明確にしている。また、それを解決するデバイス構造である2重ソース・ドレイン構造を提案している。抵抗に加えて、ソース・ドレイン領域の寄生容量も低減可能なローカル配線プロセスについて詳細に検討し、ローカル配線層で接続された両極性の接合では、P+/N接合の特性だけが劣化するという接合リーク現象を見出しその原因を解析し解決法を示唆している。さらに、この方式を実際のSRAMマクロに適用し、高速・低消費電力化の効果を実証している。また、この検討の中で生まれたビット線間の干渉による誤動作を防止するDual Port SRAMとして、Divided Layer Bitline Dual Port方式を提案し効果を実証している。

　第5章は「配線負荷の低減の検討」と題し、近年その重要性が高まっている配線負荷の低減について検討している。集積回路構成の考察とモデル化による遅延時間の計算により配線抵抗と配線容量のLSI中での重要性を対比して検討し、それまで強調されていなかった低誘電率膜開発の重要性を指摘している。また、低誘電率膜の例としてフッ素添加の酸化膜(SiOF膜)をLSIに適用しデバイス特性に現れる新しい現象を見出しその原因を解析している。SiOF膜による遅延時間改善の効果を0.35m CMOSで実証し、さらに回路シミュレーション解析も併用することで比例縮小則に沿っての配線負荷の低減の必要性を明確に示している。

　第6章は「総括」と題し、本論文の内容、得られた成果を簡潔にまとめている。

　以上の様に、本論文はサブミクロンCMOSプロセス・デバイスにおいて、高速・低消費電力化を図る上で必要な諸技術を総合的に深く掘り下げている。ここで得られた実効ゲート長の測定法は現在国内外で広く使われており、また新デバイス構造の提案、新現象の解析、開発指針の提案、そしてこれらの結果得られたサブミクロンCMOSの高速・低消費電力化はシリコン大規模集積回路の性能向上に大きく寄与し、物理工学への貢献が大きい。よって、本論文は博士(工学)の学位請求論文として合格と認められる。