高速論理回路を実現するために、MESFET(Metal-Semiconductor Field Effect Transistor)あるいはHEMT(High Electron Mobility Transistor)等の化合物半導体FET(Field Effect Transistor)を用いた論理回路の研究が活発に行われている。特に高速かつ集積度の高い論理ICを実現するために、DCFL(Direct Coupled FET Logic)という論理回路方式が提案されている。DCFLは単位ゲートあたりの占有面積および消費電力が小さいため、高集積化には適するものの、フリップフロップ回路の動作速度が劣るため、高速な順序回路を実現することは困難とされてきた。

　本研究は、DCFLを高速論理回路に適用する上で、これまで最も困難とされてきた順序回路の高速化を検討し、その克服により他の論理回路方式を凌ぐ動作速度を実現し、さらにこれまでDCFLが適用されることが少なかった光通信用論理回路の分野への応用を理論および実験において確認したものである。

　本研究では、まず、DCFLの単体論理ゲートの静的入出力伝達特性と遅延時間特性を、独自のFETモデルを用いて解析的に明らかにした。この解析により、DCFLの静的入出力伝達特性の改善には、DCFLを構成するE-FETについて、相互コンダクタンスの増加、ドレインコンダクタンスの減少、ゲート・ソース間ショットキ順方向耐圧の増加およびKnee電圧の減少が要求されることを示した。また、遅延時間はゲートの負荷容量およびE-FETの相互コンダクタンスによりほぼ決定されることを示した。また、本研究の回路の試作に用いたゲート長1mイオン注入MESFET、ゲート長0.5mイオン注入MESFETおよびゲート長0.2m歪逆構造HEMTについて、DCFLの静的入出力伝達特性と遅延時間特性を評価し、FETモデルに基づく解析との良い一致を確認し、FETモデルの妥当性を示した。さらに、DCFLと他の論理回路方式との比較を行い、特にSCFL(Source Coupled FET Logic)との遅延時間特性の相違点を明らかにした。単体ゲートのスイッチング速度において、DCFLはSCFLに対し20%程度優れており、ファン・イン数を増加してNORゲートを構成した場合でも、DCFLが優位を保つことが示された。一方、DCFLはSCFLに比べ負荷駆動能力が劣るため、ファン・アウト数の増加等により遅延時間が急激に増加し、ファン・アウト数がわずか2を越えた所で、遅延時間の優劣が逆転してしまうことが判明した。これらの結果は、解析的ならびに過渡解析シミュレーションにより示され、両者の結果は良い一致を示し、FETモデルおよび遅延時間解析手法が適切であることを示した。

　次に、フリップフロップの動作速度を決定する要因を解析的に明らかにするために、まずマスタ・スレーブ型D-フリップフロップを構成するラッチ単体について、その動作を遅延時間要素に分解してモデル化し、動作速度を表す最小クロック周期、位相余裕等の重要なパラメタを導出した。続いて、この結果をマスタ・スレーブ型D-フリップフロップの動作速度の記述に適用した。さらに、複数のD-フリップフロップを用いた順序回路にも適用し、その動作速度が、単体のD-フリップフロップに比べ低下する要因を明らかにした。また、この動作速度低下を補償する手法についても定量的に示した。また、各種論理回路方式のなかで、特にDCFLとSCFLについて、D-フリップフロップの動作速度を遅延パラメタを用いて記述し比較を行った。さらに、過渡解析シミュレーションを用いて両者を比較し、遅延パラメタを用いたD-フリップフロップの動作速度の表現とのよい一致を確認した。これらの比較により、DCFLを用いた従来のD-フリップフロップでは、フリップフロップ内でデータ信号の伝搬するゲート段数およびファン・アウト数が多いため、SCFLに比べ最小クロック周期が2倍程度長くなることを明らかにした。この結果、DCFLを用いたフリップフロップの高速化を実現するためには、データ信号の伝搬するゲート段数およびファン・アウト数の削減が必要であることを導き出した。

　次に、DCFLを用いた従来の順序回路の動作速度の限界を克服するために、図1に示すMCFF(Memory Cell type Flip Flop)というフリップフロップ回路方式を新たに提案し、その動作原理を示した。さらにMCFFの静特性解析を行い、MCFFはトランスミッションゲートとメモリセルを組み合わせることにより、安定に動作することを示した。また、過渡特性解析を行い、静特性解析の結果と併せてMCFFを構成するFETのゲート幅の最適化を行った。また、MCFFの動作速度をDCFLの遅延パラメタを用いて記述し、従来のDCFLを用いたフリップフロップに比べ、1.6〜1.9倍の動作速度が得られることを示した。また、この解析を実証するために、ゲート長1mのイオン注入MESFETを用いて1/8分周器ICを試作し、図2に示すように最高動作周波数4.9GHzを達成した。この動作速度は、これまでに報告されているSCFLを用いた分周器に匹敵するものである。さらに、集積度の観点からも比較を行い、SCFLに比べ、占有面積で1/3以下、消費電力で1/4以下という優位性を示した。さらに、MCFFのD-フリップフロップとしての動作速度の限界を確認するために、既存の測定機器の2倍のクロック周波数における評価方法を新たに考案し、この手法の妥当性を示した。また、ゲート長0.2m InGaAs/AlGaAs歪逆構造HEMTを用いたD-フリップフロップについて、図3に示すように20Gb/sという高速動作をFETを用いた論理回路として初めて確認した。また、MCFFの周囲温度変動に対する安定性を示し、トランスミッションゲートとメモリセルの組み合わせの有効性を実証した。これらの結果より、これまでSCFL等の他の論理回路方式に比べ、動作速度が劣るとされてきたDCFLのフリップフロップ回路について、十分高速に動作しうることを証明した。

図1 MCFFの回路構成

図2 1/8分周器の入出力波形(Horiz.:750ps/div.)

図3 D-フリップフロップICの20Gb/sにおける出力波形(Horiz.:20ps/div.,Vert.:200mV/div.)

　最後に、MCFFを用いた高速順序回路を、特に光通信用論理ICに応用した。順序回路だけではなく、組み合わせ回路におけるDCFLの高速性の新たな応用について提案し、実証した。識別回路への応用では、MCFFを用いたD-フリップフロップによる識別再生機能が十分に達成されている事のみならず、シングル・バランス変換、広帯域リミッタアンプ、位相検出およびデータ信号バイアス制御等の機能がDCFLを用いて達成できることを実証した。試作したICでは、10Gb/sにおいて、図4に示すように位相余裕288゜および識別不確定幅27mVPPの識別再生特性と、図5に示すように位相余裕の全範囲に渡り0.33mV/゜の線形な位相検出特性を確認した。さらに、これらの特性の温度変動に対する補償も十分達成できることを示した。時分割多重・分離ICへの応用では、DCFLをこれらの回路へ適用する場合に、ツリー型アーキテクチャが最適であることを見出した。また、複数のD-フリップフロップ間の組み合わせ回路による動作速度低下を補償する設計を行った。この結果、試作した8:1時分割多重ICおよび1:8時分割分離ICについて、図6に示すように8Gb/sまでの高速動作を確認した。最高動作周波数は、設計時に想定されたとおり、タイミング回路の動作速度により決定されており、設計手法の正当性が実証された。クロック抽出回路への応用では、DCFLの組み合わせ回路としての高速性を十分に示し、10GHzクロック信号抽出において、図7に示すように、ほぼ理想的なスペクトラム抽出が達成できることを実証した。また、バイアス、遅延あるいは入力振幅などの変動に対し、十分な許容度を持つことを実験的に示し、実際のシステムに適用可能であることを確認した。これらの応用結果から、MCFFの提案により、DCFLの高速論理ICへの適用が可能になり、さらに高速論理ICへの適用過程において、DCFLの組み合わせ回路としての新たな技術が創出されたと結論される。

図4 識別回路の位相余裕と識別不確定幅特性

図5 位相検出特性

図6 時分割多重・分離回路の位相余裕特性

図7 抽出されたクロックスペクトラム(破線は理想的な場合の側波帯スペクトラム)

　本論文は「化合物半導体FETを用いた論理回路の高速化に関する研究」と題し、DCFL(Direct Coupled FET Logic)を用いた順序回路の高速化を達成するため、あらたな順序回路方式を追究し、実際の論理ICに応用した結果をまとめたものである。

　化合物半導体FETを用いた論理回路は、1970年代から研究が進められ、今日では光伝送システム等の通信機器分野において必須の部品となっている。その中心となる回路方式は、DCFLとSCFL(Source Coupled FET Logic)に大別される。DCFLは消費電力が少なく占有面積が小さいが、フリップフロップ回路の動作速度が遅く高速順序回路を構成することが困難であるため、1Gb/s程度の動作速度において10Kゲートを越える集積規模を要求される応用に用いられることが多かった。一方、集積規模が数100ゲート程度で10Gb/sを越える高速動作を要求される応用には、順序回路の高速動作が可能であるSCFLが一般に用いられていたが、消費電力が大きくさらなる集積規模の増大は困難である。

　本論文ではDCFLを用いた順序回路の高速化を達成し、その応用分野を10Gb/sを越える高速論理回路まで拡張するため、新規な順序回路方式を提案し、理論的および実験的に特性を解析し、20Gb/sまでの高速動作を実証し、論理ICへの応用を実現している。

　本論文は6章より構成されている。

　第1章は「序論」であり、研究の背景と目的、さらに、論文の構成について述べている。

　第2章は「DCFLの基本特性とDCFLを構成する化合物FETの諸特性」と題し、DCFLの単体論理ゲートとしての静的入出力特性および動的過渡応答特性を、新たに導入したモデルを用いた解析および実測結果により明らかにし、特に遅延特性について詳しい解析を行っている。また、DCFLを構成するイオン注入MESFETおよび歪逆構造HEMTなどの化合物FETの諸特性に言及している。さらに、単体論理ゲートにおけるDCFLと他の論理回路方式、特にSCFLとの遅延特性の比較を行っている。比較結果から、DCFLの単体論理ゲートとしての高速性と、容量性負荷に対する駆動能力の問題点を指摘している。

　第3章は「順序回路の動作速度解析」と題し、順序回路の中で中心的な働きをするフリップフロップについて一般的な特徴を述べている。次に、その動作速度を決定する要因を解析し、フリップフロップを構成するゲートの遅延時間により動作速度およびその余裕について記述している。この解析に基づき、DCFLによる従来の順序回路と他の論理回路方式よる順序回路の動作速度を比較し、シミュレーションおよび実測結果も併せてDCFLによる順序回路の速度限界を明らかにしている。

　第4章は「DCFLを用いた高速フリップフロップの提案とその高速性の検証」と題し、DCFLを用いた順序回路の速度的限界を克服するために、トランスミッションゲートと双安定回路を組み合わせることを新たに提案し、この手法を適用したフリップフロップ回路MCFF(Memory Cell type Flip Flop)について説明している。その静的および動的特性を明らかにし、MCFFの安定性を証明している。さらに、MCFFを構成する素子のパラメータを最適化している。次に、第3章で言及した解析的手法、過渡解析シミュレーションおよび実験により、MCFFが従来のDCFLと比較して動作速度の上で大幅な向上を達成していることを示している。さらに、MCFFの動作速度の限界を追求し、20Gb/sというそれまでに報告された最高の動作速度を実現し、その結果について述べている。

　第5章は「DCFLの光通信用ICへの応用」と題し、前章までの研究の応用として、光通信用論理ICへのDCFLの応用について論じている。順序回路への応用として、識別回路および時分割多重・分離回路へMCFFを適用することを提案している。第3章および第4章における解析に基づき、最適設計を行い、試作したICの動作速度および機能により、DCFLの光通信用ICへの適用の有用性を実証している。さらに、順序回路だけではなく、位相比較器やクロック抽出回路などの組み合わせ回路へのDCFLの適用を提案し、DCFLの高速性の新たな応用分野を開拓している。

　第6章は「結論」と題し、本論文の内容、得られた成果を総括している。

　以上の様に、本論文は化合物半導体FETを用いる論理回路方式であるDCFLにおいて、従来高速順序回路を構成することが困難とされてきた理由を、詳細な解析ならびに実験により明確にし、得られた知見に基づき新たな順序回路方式であるMCFFを提案することによりこの問題を克服し、実際の光伝送システムにおける論理ICに応用している。これらの順序回路方式の研究における成果は化合物半導体FETを用いた論理回路の高速化かつ低消費電力化を促進し、さらに10Gb/s光伝送システムの実現を加速し、情報通信分野、半導体分野などへの寄与が大きく物理工学に大きく貢献している。よって、本論文は博士(工学)の学位請求論文として合格と認められる。