本論文は,電源電圧(V_DD)としきい値電圧(V_TH)を制御して,低電力で高速なCMOS集積回路を実現する回路設計技術に関する研究成果をまとめたものである。

　CMOS半導体集積回路の電力増大は,デバイスの微細化による電力密度の増大に起因する。1980年代は電圧一定のスケーリングの結果,デバイス寸法が1/(>1)に比例縮小されると,電力密度は³で増大し電力は3年で4倍増えた。1990年代の初頭からV_DDも下がり始めたが,より積極的にV_DDを下げて電界一定のスケーリングをしても,電力密度は^0.7で増大し電力は3年で1.4倍増え続けると予想される。この予想は,米国半導体工業会がまとめた技術ロードマップとも一致し,その通りになると2010年には180Wのチップが出現することになる。

　本研究は,こうしたCMOSの電力危機に対する回路的な対策を研究することを目的とする。また,ダウンサイジングによって今後急速に拡大発展することが予想される携帯・着用可能コンピュータの電池寿命の改善を目的とする。

　CMOS回路の電力はV_DDの2乗に比例するので,V_DDの低下が電力削減の有効な方策となる。一方,V_DDを下げてもCMOS回路の動作速度を劣化させないためには,V_THも下げなければならない。ところが,V_THを下げるとトランジスタのサブスレッショルドリーク電流が増大して待機時電力が増大し,電池寿命を短くする。また,V_DDが低くなるとV_THのばらつきで回路の動作速度が大きくばらつくので,V_THのばらつきを削減しなければならない。ところがこうした課題はデバイス技術やプロセス技術の工夫ではなかなか解決できなかった。

　そこで,基板バイアス効果を利用して,トランジスタの基板バイアスを調整することでV_THを制御する可変しきい値電圧技術,VTCMOS(Variable Threshold-voltage CMOS)技術を開発した(図1)。動作時には基板バイアスを浅くしてV_THを低く設定し,待機時には基板バイアスを深くしてV_THを高くする。また,トランジスタのオフリーク電流をモニターして,その値が基準値と等しくなるように基板バイアスを帰還制御することで,製造過程で生じたV_THのばらつきを電気的に補償する。

図1. VTCMOS技術.

　この原理に基づく3つの回路方式を開発して,多様な要求に答えられるようにした。一つは,V_THのばらつきを補償するSAT(Self-Adjusting Threshold-voltage)方式で,高性能デスクトップ用途に向く。二つ目は,サブスレッショルドリーク電流を削減するSPR(Standby Power Reduction)方式で,携帯機器に向く。三つ目は,両方式の効果を兼ね備えたSAT+SPR方式で,高性能携帯機器に向く。

　SPR方式を採用したゲートアレイのチップと,SAT+SPR方式を採用したMPEG-4のチップを0.3m技術で試作して性能を評価した結果,以下のことが検証できた(図2)。

図2. V_TH実測結果.

　1)V_THのばらつきを±0.10Vから±0.05Vに半減できた。

　2)V_THを動作時には0.2Vに待機時には0.5Vに設定できた。その結果,動作速度を損なわずに待機時リーク電流を10A以下にできた。

　3)V_THを低く変化させるには0.1sの時間を,V_THを高く変化させるには100sの時間を要した。

　4)基板分離のための面積ペナルティは6%以下であり,基板バイアス制御回路の電力ペナルティは1%以下であった。

　5)基板ノイズの回路性能への影響は検出レベル以下であった。また,ラッチアップ耐性は従来のCMOSと変わらなかった。

　次に,DC-DCコンバータをチップに搭載して内部V_DDを制御する可変電源電圧方式,VS(Variable Supply-voltage)方式を開発した(図3)。クロック周波数,すなわち動作速度の要求に応じて必要最低限のV_DDを外部標準電源からチップ内部で自動生成する。DC-DCコンバータは,パルス幅変調された矩形波をインダクタとキャパシタからなるローパスフィルタに通すことで平均電圧を出力する。その電圧の下で回路のクリティカルパスのレプリカ回路を動作させて,入力クロックの周期内にちょうど信号伝搬が完了するかどうかを動作速度検出回路が検出し,DC-DCコンバータの出力電圧を帰還制御する。VS方式を用いることで,チップに固有でかつ使用状況や動作要求に応じた最適電圧を外部標準電源から自動生成することができる。また,内部回路だけを低電圧にして入出力回路は標準電源で動かし,両者の間で信号をレベル変換することで,チップ間のインタフェースを従来通りに作れる。

図3. VS方式.

　VS方式とVTCMOS技術を採用した64ビットのRISCプロセッサのチップを0.4m技術で試作して性能を評価した結果,以下のことが検証できた(図4)。

図4. RISC MPUのshmooプロットとVS方式が自動生成したV_DDLの実測結果.

　1)入力クロック周波数に応じて必要最低のV_DDを自動的に生成できた。(Shmooプロットのパス領域の下限電圧をDC-DCコンバータが自動的に出力した。)

　2)従来の2倍以上の性能・電力比の300MIPS/Wを実現できた。

　3)DC-DCコンバータの電力変換効率は80%以上であった。

　4)面積ペナルティは1%以下であった。

　5)帰還制御は安定に制御できた。

　更に,回路を高速動作が要求される部分とそうでない部分にCADで最適分割して,それぞれに最適なV_DDを与えるDual-VS方式を開発した(図5)。内部の2電源の比,V_L/V_Hが0.7のときにチップの電力が最小になることを理論モデルとシミュレーションから見出した。また,レベル変換しながらフリップフロップ動作する回路を新たに開発して,V_LからV_Hへの信号レベル変換に伴う速度や電力や面積のペナルティを軽減した。

図5. Dual-VS方式.

　MPEG-4チップをDual-VS方式とVTCMOS技術を採用した場合とVS方式とVTCMOS技術を採用した場合で設計し,0.3m技術で試作して性能を評価した結果,以下のことが検証できた(図6)。

図6. MPEG-4における電力の低減効果.

　1)VS方式とVTCMOS技術を採用することで電力を従来のCMOSの設計に比較して43%削減できた。Dual-VS方式を採用することで電力をさらに25%削減でき,対CMOSで57%削減できた。

　2)余剰動作速度を電力削減に活かせたことがパス遅延分布の解析から確認できた。

　最後に,本研究の持つ工学的な意義をまとめると以下のようになる。

　1)従来は設計の前提条件であったV_DDとV_THを設計者が最適化できるパラメータに発展させた。その結果,CMOS回路の電力と速度のトレード・オフを改善できた。

　2)従来は一定値だったV_DDとV_THを回路で可変制御できるようになった。その結果,状況や要求の時間的・空間的な違いや変化に応じて,回路性能をダイナミックに最適化できるようになった。

　3)V_DDとV_THの最適設計の基礎理論を構築し,実際のチップの設計に適用して実用技術にした。

　4)MOSFETの使い方を3端子デバイスから4端子デバイスに拡張した。その結果,従来の設計手法や設計のためのインフラストラクチャを変えずに,より高い性能を引き出せた。

　5)デバイス技術では原理的に困難であるV_THのスケーリングを回路技術で可能にした。

　6)基板バイアス効果やインパクトイオン化による基板電流などに関する新たな研究分野を開いた。

　以上

　本論文は、「Low-Power CMOS Circuit Design by Means of Supply-Voltage and Threshold-Voltage Control」(和訳:電源電圧としきい値電圧を制御することによるCMOS半導体集積回路の低電力化に関する研究)と題し、電源電圧(VDD)としきい値電圧(VTH)を制御することによって、低電力で高速なCMOS集積回路を実現する回路設計技術を提案し、設計・試作・評価を通して、その有効性を実証したもので、全7章より構成される。

　第1章は「Introduction」(序論)であり、電力増大の要因分析を行い、CMOSの電力がデバイスの微細化による当然の帰結として今後も増え続けることを示した上で、CMOSの電力危機や今後拡大発展する携帯・着用可能コンピュータの電池寿命の改善に対する必要性を説き、本論文の目的と背景を明確にしている。

　第2章は「Principles of Power Reduction」(電力削減の原則)と題し、CMOS回路における電力消費の分析と低電力化の方策につき言及し、これまでに発表された研究を体系化して、本研究の従来例に対しての位置付けを明確にしている。

　第3章は「Low-Voltage Low-Threshold-Voltage Circuit Design」(低電圧低しきい値電圧での回路設計)と題し、低VDD低VTH設計空間における速度と電力を理論モデルを使って論じている。VDDとVTHを最適化すれば、従来に比べて電力を1/2から1/10に低減でき、あるいは速度を最大1.3倍にできることを見出している。一方、低VDD低VTHでの設計の問題点として、以下の3点を指摘している。一つは、低VDDでVTHがばらつくことによる速度低下である。もう一つは、低VTHでサブスレッショルドリーク電流が増大することによる電力増大である。これらの対策は第4章で示される。3つ目の問題は、多電源の必要性とインタフェースの複雑さであるが、これに対する対策は第5章と第6章で示される。

　第4章は「Threshold-Voltage Control Technology」(しきい値電圧制御技術)と題し、VTHを制御する3つの回路方式と5つの具体的な回路を提案している。一つの方式はVTHのばらつきを補償する方式で、高性能デスクトップ用途向けである。もう一つの方式はサブスレッショルドリーク電流を削減する方式で、携帯機器向けである。最後の方式は両方式を結合した方式で、高性能携帯機器向けである。これらの方式を搭載したゲートアレイのチップを実際に設計して試作評価することで、VTHのバラツキを±0.05Vに半減できたこと、およびVTHを動作時の0.2Vから待機時には0.5Vに変化させてチップのリーク電流を10A以下に抑えたことを実験により実証している。

　第5章は「Supply-Voltage Control Technology」(電源電圧制御技術)と題し、VDDを制御する回路方式を提案している。クリティカルパスの遅延をモニターしながらチップに搭載したDC-DC変換回路の出力を帰還制御することで動作速度に応じて必要最低電圧を自動生成する回路方式を提案するとともに、最適設計の理論を提示している。この方式を搭載したRISCチップを実際に設計して試作評価することで、入力クロック周波数に応じて必要最低VDDを自動生成できること、その結果チップの動作速度を変えずに電力を従来の半分にできることを実験により実証している。

　第6章は「Multiple Supply-Voltage Control Technology」(多電源電圧制御技術)と題し、回路を高速動作が要求される部分とそうでない部分にゲートレベルで最適分割して、それぞれに第5章で述べた電源電圧制御技術を使って最適なVDDを自動生成する内部2電源の制御方式を提案している。どのような回路の場合でも内部2電源の電圧はおよそ1:0.7に設定すると電力とチップ面積が最小になることを理論モデルとシミュレーションから見出し、従来のように電源電圧を変えてはチップを設計して性能を評価することを何度も繰返した後に最適設計を得る手法に比べて、一度の設計工程で最適化でき、設計期間を大幅に短縮している。また、2つの電源が相互干渉しないように安定に制御する方式を提案するとともに、信号レベル変換を効率的に行うフリップフロップを提案して電力と速度の改善をしている。実際にこの方式を搭載したMPEG-4チップを設計して試作評価することで、電力を57%削減できることと、余剰動作速度を電力削減に活かせることを実験により実証している。

　第7章は「Conclusion」(結論)であり、本論文の結論を総括している。

　以上のように本論文は、低消費電力集積回路を実現するために、電源電圧としきい値電圧を最適制御できる回路方式を提案し、その回路方式の設計基礎理論を構築するとともに、実際に大規模集積回路に適用、試作し、その有効性を実験的に実証したものであって、電子工学上寄与するところが少なくない。

　よって本論文は博士(工学)の学位請求論文として合格したものと認める。