今日の高度に発達した情報化社会を我々が享受できるのは、ＶＬＳＩの大量生産技術の賜物である。ＶＬＳＩの生産において必ず生じる故障を検査検出（テスト）する過程は、ＶＬＳＩの大量生産技術において非常に重要である。ＶＬＳＩのテスト容易化設計とは、テストパターン生成と、テスト時間にかかる労力を軽減させるための設計技術である。ＶＬＳＩシステムの微細化および増大化傾向に伴い、ＶＬＳＩの生産過程で生じる故障のテストにかかる労力が増大すると、テストのコストがＶＬＳＩ生産コストに対して支配的になってくる。テスト容易化設計の積極的導入が欠かせなくなりつつある。

テスト容易化設計の導入は、以下の問題が伴うため、積極的に導入するとかえって生産コストを上げてしまうことになる。すなわち、・容易化設計による故障要因の増大・ＶＬＳＩシステムのコストの増大である。

従来の研究として、テスト容易化設計としてスキャン技術が提案されている。ところが、スキャン技術を導入すると、ＶＬＳＩシステムのコストが増大し、故障が増大してしまう。

スキャンパステストとは、テスト容易化設計の一般的手法である。スキャンパステストは、ＶＬＳＩシステムのレジスタ部をスキャンレジスタに置換することによって実現される。スキャンパステストには、以下の問題が知られており、大規模なスキャンの導入は、VLSIの生産コストをかえってって上げてしまうという問題がある。

容易化設計による故障要因の増大・発熱問題・IR-Drop 問題

ＶＬＳＩシステムのコストの増大・回路量の増加

本論文では、スキャンパステストを効果的に活用するうえで障害となる、これらの問題を対象に研究を行いその成果を述べる。研究成果として、スキャンの新しいタイミング方式である非重複n-相パルス方式と、ダイナミック回路のテスト容易化設計法を新しく提案した。

二章では、シフトレジスタの新しいタイミング方式である非重複n-相パルスを提案し、原理とその動作におけるタイミング制約について論じた。まずその導入として、同期式シフトレジスタの一般的クロック方式である、1相クロックを用いるエッジトリガ方式と、2相クロックを用いるレベルセンシティブ方式を紹介し、その動作を解説した。

これら従来のクロック方式は、シフトレジスタに格納されているデータが一斉にシフトを行うため、1データあたり常に2つのメモリ素子が必要である。故にこれら従来のクロック方式を用いて、メモリ素子N個の回路規模で構成されたシフトレジスタを動作させる場合、シフトレジスタ内をシフトできるデータ容量は最大N/2である。

続いて非重複n相パルス方式を提案しその動作を解説した。非重複n相パルス方式は、n相の重複しないパルス信号を用いてシフトレジスタの各ステージにおけるメモリ素子の動作を制御する方式である。この方式をもちいることにより、シフトレジスタに格納されている各データは、個別にシフト動作を行わないため、1データあたり常に2つのメモリ素子を必要とすることはない。メモリ素子N個の回路規模で構成されたシフトレジスタのクロック方式に非重複n相パルス方式を用いると、シフトレジスタ内をシフトできるデータ容量は、最大（n-1/n）*Nとなる。シフトレジスタのデータ容量の上限に関して、非重複n相パルス方式は、n>2である限りエッジトリガ方式やレベルセンシティブ方式よりも優れている。

また、提案する非重複n-相パルスが、配線遅延およびゲート遅延を考慮にいれたシフトレジスタを実際に駆動させるための各信号波形のタイミングの制約について論じ、動作を保証するための、各パルス信号の、パルスの幅、重複しないためのパルス間の間隔、サイクル周期について条件式を提示した。

三章では、二章で提案した非重複n相パルスによるシフトレジスタの制御を実現するためのパルス信号生成装置の実装例を2例提示した。

1例目は、遅延素子を用いたパルス信号生成装置の例である。この方式では、パルス信号の生成を、2入力ANDゲートの一方に論理が反転する遅延素子を挿入し、双方の入力に同一信号を与えることによって実現している。この2入力ANDと用いたパルス信号生成回路n個を遅延素子で接続することにより、非重複n相パルス信号を実現させている。

2例目は、非同期式発振回路を用いたパルス信号生成装置の例である。この方式では、非同期式FIFOのタイミング制御の一手法であるGasP回路を用いた。

GasPは、asP*とよばれる非同期プロトコルによって、非同期式FIFOの各ステージにパルス信号を生成している。本例では、nステージFIFO用GasP回路をループ状にして、非同期発振回路を構成させ、n相パルス信号生成装置を実現させている。又、ループ状に構成したGasP回路の一部のステージ間における非同期プロトコル信号線に2入力ANDゲートを挿入することにより、この非同期式発振回路は、外部クロックで同期をとることが可能となる。

どちらの例も、配線及びゲート遅延をもった実際のシフトレジスタの動作を保証するためには、設計者が、パルス生成装置が生成するパルスの幅、およびパルスが重複しないためのパルス間の間隔を任意に調整出来る必要があるが、本章では、これらを調整するための設計の指針についても述べた。

四章では、スキャンテストの積極的導入に伴う故障要因の増加、特にIR-Drop違反と発熱の問題を取り上げ、これらの解決として、二章で提案した非重複n相パルスのスキャンのタイミング方式に導入することを提案した。

一般に、VLSIの通常動作において、ある時刻にメモリ素子の値が書き変わるレジスタの数は、チップ上の全レジスタ数のごく一部であると考えられる。それに対して、テストモードでは、意図的に回路内の論理ゲートの1-0遷移を生じさせるテストベクトルを挿入するため、スキャンパス内のレジスタがシフト動作をするとき、メモリ素子の値が書き変わるレジスタの数は、通常モードで想定される値を大幅に越える。それ故スキャンパスを大規模な回路に対し積極的に導入していくと、テストモードにおけるスキャンレジスタの消費電力が通常モードにおけるレジスタの消費電力を上まわり、発熱によってVLSI回路を物理的に破壊する恐れが生じる。またスキャンレジスタのスイッチングにおけるピーク電流が大規模になると、電源電圧における電圧降下が規定値を上回り（IR-Drop違反）、VLSIシステムに誤作動を及ぼす恐れもある。これらスキャンレジスタのテストモードにおける過度の電流に起因する発熱問題及びIR-Drop違反を解決する手段として、前章で提案した非重複n-相パルスタイミング方式を導入したスキャンレジスタを提案した。この手法を用いることにより、テストモードにおいて、スキャンレジスタ内の稼働するラッチの数は物理的に従来の方式のほぼ半分（n/{2（n-1）}）になり、スキャンレジスタの消費電力を削減することができ、またこの手法は、IR-Drop問題を引き起すスキャンレジスタのスイッチングにおけるピーク電流も、大幅に削減（1/（n-1））することが可能になる。

また、非重複n相パルスのスキャンへの導入し際して、スキャンを挿入する回路規模に対するスキャンレジスタのサイクルタイムの検証を試みた。非重複n-相パルスのnが大きい程、非重複n-相パルス方式を導入したスキャンレジスタは、発熱問題やIR-Drop違反の解決に有効であるが、一方、nが大きくなると、スキャンレジスタのサイクルタイムが大きくなってしまう。非重複n-相パルスのサイクルタイムは、nと、動作するシフトレジスタの配線及び素子遅延に依存するからである。素子遅延は、トランジスタのテクノロジに大きく依存し、配線遅延は、回路規模に依存する。

そこで、いくつかの規模のサンプル回路を用いて、回路規模に対する非重複n-相パルスのサイクルタイムについて検証を行った。サンプル回路として、ISCAS89のテストベンチ回路の中からレジスタの比較的大きいs5378,s9234,s15850,s38584を選定した。回路設計には、NECの提供するセルライブラリCB-130（130nm, メタル7層）を用いて、Synopsis社製配置配線ツールにて設計した。検証の結果、非重複n-相パルスのスキャンレジスタのタイミングに導入する場合、発熱問題や、IR-Drop違反の解決だけでなく、テスト速度を考慮にいれた場合、s155850（総ゲート数924（DFF数534））が限度であることがわかった。それ以上の規模の回路の場合、回路をレジスタ数500前後の回路規模に分割し、それぞれのブロックごとに局所的に非重複n-相パルス信号生成装置を配置することにより、テスト速度の劣化を回避することができる。

五章では、スキャンの積極的導入に伴う面積の増加、特に回路量の増加を扱い、その解決法を提案した。

スキャンを導入する対象が以下の回路構成を持っている場合、従来の方式でスキャンを挿入すると、回路量の増加が大きい。

・ダイナミック回路

・レジスタ部がシングルラッチで構成されている回路

ダイナミック回路は、スイッチング速度に優れ、主に低レイテンシィを必要とする高速演算回路に用いられている。ダイナミック回路は、出力部がメモリ素子になっているので、レジスタを挿入しなくとも、回路を構成することが可能になる。しかし、これらのレジスタを挿入しない回路にスキャンを導入する場合、従来のトランスペレントスキャンセルを挿入する方法では、回路量が増加してしまう。

この解決法として、ダイナミック回路の記憶素子をスキャンレジスタとして用いる手法を提案した。この手法をもちいることにより、従来のトランスペレントスキャンセルの挿入に較べ、回路量の増加を抑えることが可能になる。

次にレジスタ部がシングルラッチで構成されている回路であるが、この回路は、ラッチはＦＦに比べ、オーバーヘッドが小さいという利点があり、主に高スループットパイプラインのレジスタに用いられている。ところが、この回路にスキャンを導入する場合、従来のマスタスレブラッチで構成されたスキャンラッチを用いると、レジスタの回路量が2倍になってしまう。そこで、非重複ｎ相パルスの導入を提案した。非重複ｎ相パルスを用いることにより、シングルラッチで構成されたスキャンラッチを使用することが可能となり、回路量の増加を抑えることが可能となる。以上2つの提案する手法を用いることにより、ダイナミック回路および、レジスタ部がシングルラッチで構成されている回路に対するスキャンテストの回路量増加を抑えることが可能となる。

本論文は「VLSIシステムにおけるスキャンパステストの効果的活用に関する研究」と題し、6章から成っている。

第1章「序論」では、高度情報化社会を支える基盤技術であるVLSIの生産性を向上させるためのテスト容易化手法としてスキャンパス技術が有効であるが、VLSIシステムの微細化と大規模化に伴って、スキャンパスの積極的な導入が発熱問題とIRドロップ問題を招き、却ってVLSIの生産コストが増大する結果となってスキャンパステストの効果的活用を妨げていることを指摘し、本論文の目的が、この問題を解決する新しいスキャンパステスト方式を提案し、その積極的活用に有効であることを示すことにあると述べている。

第2章「非重複n相パルスによる省メモリ素子シフトレジスタの制御」では、n相の重複しないパルス信号を用いてシフトレジスタの各ステージにおけるメモリ素子動作を制御する非重複n相パルス方式を提案している。従来の1相クロックによるエッジトリガ方式と2相クロックによるレベルセンシティブ方式はいずれもクロックに同期して一斉にデータシフトを起こすためにデータ1ビット当たり2つのメモリ素子が必要なため、N個のメモリ素子で構成されたシフトレジスタに存在できる有効なデータ容量は最大でN/2である。これに対して提案する方式では{（n-1）/n}*Nとなり、従来の方法より優れていると述べている。また、提案する方式によるシフトレジスタが正しく動作するために配線遅延、ゲート遅延が満たすべき制約と条件式を導出している。

第3章「非重複n相パルス信号生成装置の実装例」では、提案する方式によるシフトレジスタ制御に用いることのできるパルス信号生成装置の実現例として、2入力AND素子と否定論理の遅延素子をn個縦列接続するパルス発生装置と、非同期式発振回路を用いたパルス発生装置を提示し、それぞれ、配線遅延とゲート遅延にばらつきのあるシフトレジスタの正しい動作を保証するために要するパルス幅及びパルス間隔調整のための設計指針を提示している。

第4章「スキャンパスの挿入による発熱及びIR-Drop問題」では、スキャンパスの大規模な導入によって生じるIR-Drop違反と発熱問題が、本論文で提案する非重複n相パルス方式によって解決されることを示している。VLSIの通常動作においてはある時刻に値の反転するメモリ素子の数はチップ上の全メモリ素子数のごく一部であるが、テストモードでは、意図的に回路内論理ゲートの値を反転させるテストベクトルを印加するため値の反転するメモリ素子の数は通常動作時の想定を大幅に越えることが多く、その結果として、テストモードにおける消費電力が通常動作時のそれを大幅に上回る。このため、発熱によってVLSI回路が破壊される危険や、大規模なピーク電流が規定値を上回る電源電圧降下（IR-Drop違反）を引き起こしてシステムに誤動作を引き起こす恐れがあることを指摘し、提案する方式を用いると、テスト時にレジスタ内で稼働するメモリ素子数は従来方式のほぼ半分になり、スイッチング時ピーク電流も1/（n-1）に削減されると述べている。 また、提案する非重複n相パルス方式の導入がスキャンパス・シフトレジスタのサイクルタイムに与える影響を検証するため、ISCAS89ベンチマーク回路について配置配線設計を行ない、提案する方式を最適に導入するための設計指針を示している。

第5章「スキャンパスの導入による回路面積の増加問題とその解決法」では、まず高速演算回路に用いられることの多いダイナミック回路は出力部がメモリ素子になっているため、レジスタを挿入することなく回路を構成できるにもかかわらず、従来の方法でスキャンパスを導入すると回路量が増大してしまう問題を解決法するため、ダイナミック回路の記憶素子をそのままスキャンパスとして活用する方法を提案している。次に、レジスタ部がシングルラッチで構成されている回路は従来方式のスキャンパスを導入するとレジスタ回路量が2倍になる問題を指摘し、非重複n相パルス方式を用いるとシングルラッチ構成のスキャンパス使用が可能になり、この問題が解決されると述べている。

第6章「結論」では、本論文で得られた成果を要約し、今後の研究課題を示している。

以上を要するに、本論文は、VLSIシステム技術の微細化と大規模化に伴って、チップテストの重要性が高まるにもかかわらず、テスト容易化に有効な手段であるスキャンパス方式を積極的に導入しようとすると、却って故障要因が増大し、ハードウェアコストを増大する問題に着目し、これを解決する手段として非重複n相パルスを用いる新しいスキャン方式を提案し、その有効性を示したものであり、その成果は工学的に貢献するところが大きい。よって本論文は博士（工学）の学位請求論文として合格と認められる。