近年の大規模集積回路の急速な進歩はMOSFETの微細化に負うところが大きく，リソグラフィ技術の向上とともに微細化は進み，性能向上を果たしてきた．微細化による性能向上は今後10，20年程度は続き，ゲート長は10 nmを下回ることが予測されている．一方，微細化に伴い，チャネルとドレインもしくはソースとのカップリングが強くなり，いわゆる短チャネル効果が顕著になる．このような状況においては，ゲートの支配力が及ばない空乏層の深い部分においてサブスレショルド電流が流れ，OFF電流は増大する．従来のプレーナ型bulk MOSFETにおいて短チャネル効果を抑制するためには，チャネル中に導入する不純物濃度を高くする必要がある．しかし，これに伴い移動度は劣化し，また，不純物統計ばらつきによるしきい値電圧ばらつきが深刻な問題になる．従って，プレーナ型bulk MOSFETにおいてゲート長が20 nmを下回る領域にまで微細化を進めても，MOSFETの高性能化を図ることは非常に難しいことが懸念される．

Bulk MOSFETにかわるものとして完全空乏型（fully-depleted: FD） silicon on insulator（SOI）MOSFETがあげられる．FD SOI MOSFETでは，空乏層深さはSOI層の厚さで決定されるため，チャネル中の不純物濃度を高くすることなく短チャネル効果を抑制することが可能である．すなわち，FD SOI MOSFETでは，微細化に伴いSOI膜厚を薄くすることで短チャネル効果を抑制し，OFF電流を低く保つことができる．また，SOI層中の不純物濃度を低く抑えることで，bulk MOSFETの欠点である移動度劣化，しきい値電圧ばらつきは低減される．このように，bulk MOSFETの欠点を補うことができるため，FD SOI MOSFETは，将来のVLSIにおいて最も有力なデバイス構造のひとつとして考えられている．シングルゲートのFD SOI MOSFETにおいて短チャネル効果を抑制するためには，SOI膜厚をゲート長の0.3〜0.4倍程度にする必要があるといわれており，ゲート長が20 nmを下回る領域では，SOI膜厚を10 nm以下にまで極薄化した極薄SOI MOSFETが必須となる．極薄 SOI MOSFET中のキャリアはSOI層中に閉じ込められ，量子閉じ込め効果の影響を受ける．これまでに，量子閉じ込め効果によるしきい値電圧の上昇，面方位（100）における極薄SOI n-, pMOSFETの移動度変調などが，理論，実験の両面から検討されている．このように，量子閉じ込め効果の基本的なデバイス特性に与える影響は調べられているものの，SOI層の極薄化に伴い基本的にデバイス特性は劣化する方向にあり，特性改善のための方策についてはほとんど言及されていない．

本研究の目的は，極薄SOI MOSFETにおいて発現する量子閉じ込め効果を利用することによってデバイス特性の向上を図ることである．特に，基板バイアス，基板面方位の2点に着目し，しきい値電圧ばらつき，移動度といった重要なMOSFET特性を改善することを目指す．具体的には，図1に示すような構造を有するデバイスを試作し，理論・実験の両面から検討を行い，以下に述べる結果を得た．

SOI層の極薄化に伴い，しきい値電圧のばらつきが増大することを示し，基板バイアスを利用したしきい値電圧のばらつき抑制手法を提案，実証した．SOI層が3 nm程度にまで極薄化されるとしきい値電圧ばらつきが急激に大きくなり，（100） nMOSFETsよりもpMOSFETsのほうがばらつきが大きいことを実験的に示した（図2）．これは，電子と正孔の基板垂直方向の有効質量の差を反映した結果である．また，しきい値電圧ばらつきは基板バイアスを印加することで抑制可能であることを示し，SOI厚3 nm程度のデバイスにおいて，ばらつきを20 %程度抑制できることを示した．これは，基板バイアスによる量子閉じ込め効果を強く作用させることで，極薄SOI層による閉じ込め効果を相対的に抑制することを利用したものである．

基板バイアスによるしきい値電圧調整範囲が量子閉じ込め効果によって増大することを実証した．SOI層を薄膜化するほどしきい値電圧の調整範囲が増大することを理論，実験の両面から検討し，SOI厚4.3 nmのデバイスにおいて古典的な効果と量子力学的な効果の2つが共存することを示した．量子力学的な効果によるしきい値電圧調整範囲増大の起源は，ゲート酸化膜-SOI界面，ならびにSOI-埋め込み酸化膜界面における基底準位が量子閉じ込め効果によって上昇することによるものであることを示した．また，SOI厚4.3 nmのデバイスにおけるしきい値電圧調整範囲増大率はSOI厚11.7 nmのデバイスと比較して10 %程度であることを実験的に示した．この結果は，極薄SOI MOSFETはしきい値電圧可変技術に適したデバイスであることを示しており，将来の超低消費電力VLSIに貢献するものである．（100）極薄SOI MOSFETにおける移動度のユニバーサリティを検討した結果，従来のbulk MOSFETと同様，基板バイアスに対して移動度はユニバーサルに振舞うことを実験的に示した．また，（100）極薄SOI pMOSFETにおけるキャリア散乱メカニズムの探索法を提案，実証した．この結果，SOI厚8.1 nmのpMOSFETはフォノン散乱の増大によってのみ移動度が劣化する一方，SOI厚4.5 nmのpMOSFETの移動度劣化要因はフォノン散乱の増大のみならず，他の散乱要因が影響することを示した．

（110）極薄SOI pMOSFETの移動度を検討し，（100）と比較して量子閉じ込め効果の影響を受けにくく，SOI厚3 nm程度まで極薄化しても高い移動度が維持されることを実験的に明らかにした．また，現在までに報告されている高移動度材料を用いたMOSFETと比較して（110）極薄SOI pMOSFETの移動度はSOI厚が6 nm以下の領域において最も高い値になることを実証した（図3）．高い移動度が実現される物理的要因は，サブバンド変調によるフォノンを介したサブバンド間遷移の抑制，ならびに基板垂直方向の有効質量が大きいことによる膜厚ゆらぎ散乱の抑制にあることを明らかにした．（110）極薄SOI nMOSFETのしきい値電圧と移動度をシングルゲート動作ならびにダブルゲート動作で検討した．シングルゲート動作において，しきい値電圧ならびに移動度はSOI層の極薄化とともに単調に劣化することを明らかにした．一方，ダブルゲート動作において，SOI厚3 - 5 nmの領域で移動度向上がみられることを実証した（図4）．ダブルゲート動作における移動度向上の起源は，SOI層中に誘起される反転電荷がダブルゲート動作にもとづく電界緩和効果によってSOI層の中心付近を伝導することによることを明らかにした．

以上，本研究では，電流駆動力の向上，低消費電力化，しきい値電圧ばらつきの低減という3つの観点からUTB MOSFETを高性能化できることを示した．これらの結果は，今後10年以内に量産されると予想されるサブ20 nm MOSFETを実現する上で重要な技術である．

図1：試作した極薄SOI MOSFETにおける （a） 断面模式図，（b） 断面TEM観察像．

図2： Ids - Vgs特性．SOI膜厚ばらつきに起因したしきい値電圧ばらつきが観測されている．

図3：面方位（110）極薄SOI pMOSFETにおけるμeff - tSOI特性

図4：面方位（110）極薄SOI nMOSFETにおける移動度．（a） μeff - Ninv Single特性，（b） μeff - tSOI特性．あるSOI膜厚の領域において，ダブルゲート動作時の移動度はシングルゲート動作時の移動度を上回る．

本論文は，「Quantum Confinement Effects in Ultra-thin Body SOI MOSFETs and its Application to High Performance Devices」（和訳：極薄SOI MOSFET中の量子閉じ込め効果と高性能デバイスへの応用に関する研究）と題し，英文で書かれている．本論文は，極めて薄いSOI層を有するMOSトランジスタの性能向上策について述べたもので，全7章より構成される．

第1章は「Introduction」（序論）であり，MOSトランジスタの微細化の状況をまとめるとともに，極薄SOI MOSFETの重要性およびその性能向上策の必要性について述べており，本論文の背景と目的を明確にしている．

第2章は，「Quantum Confinement Effects in Ultra-thin Body MOSFETs」（極薄ボディMOSFETにおける量子閉じ込め効果）と題し，極薄SOI MOSFETで発現する量子効果のうち，既に知られているしきい値電圧シフトと移動度変調について述べており，実際に試作したデバイスでのこれらの特性が得られていることを確認している．

第3章は，「Vth Variation and its Suppression Method」（しきい値電圧ばらつきとその抑制方法）と題し，極薄SOI MOSFETにおいては量子閉じ込め効果によりしきい値電圧のばらつきが大きくなることを実験により示している．さらに，基板バイアス印加によりばらつきを抑制する手法を提案し実験により実証している．

第4章は，「Adjustable Vth Range Enhancement and Mobility Universality」（しきい値電圧調整範囲の拡大と移動度のユニバーサリティ）と題し，極薄SOI MOSFETでは基板バイアス印加によるしきい値電圧の調整範囲が量子閉じ込め効果により大きくできることを実験により示し，その物理的起源を明らかにしている．さらに，極薄SOI MOSFETにおける移動度のユニバーサリティを検討し，従来のバルクMOSFETと同様に，基板バイアスに対して移動度はユニバーサルに振舞うことを実験的に明らかにした．

第5章は，「Superior Mobility in （110）-oriented Ultra-thin Body pMOSFETs」（（110）面極薄ボディpMOSFETにおける高移動度）と題し，（110）面基板上の極薄SOI pMOSFETの移動度について検討し，量子閉じ込め効果に起因するサブバンド変調によるフォノン散乱抑制によりSOI膜厚3nm程度で移動度の上昇が起こることを実験的に初めて示した．また，従来の（100）面上のデバイスと比較して膜厚揺らぎ散乱に関しては量子閉じ込め効果の影響を受けにくく，SOI膜厚厚3 nm程度まで極薄化しても高い移動度が維持されることを実験的に明らかにした．

第6章は，「Vth and Mobility Behavior in （110）-oriented Ultra-thin Body nMOSFETs」（（110）面極薄ボディnMOSFETにおけるしきい値電圧と移動度）と題し，（110）面上の極薄SOI nMOSFETのしきい値電圧と移動度をシングルゲート動作ならびにダブルゲート動作で検討した．その結果，ダブルゲート動作において，SOI厚3 - 5 nmの領域でVolume Inversionによる移動度向上がみられることを実験的に初めて明らかにした．

第7章は「Conclusions」（結論）であり，本論文の結論を述べている．

以上のように本論文は，極薄SOI MOSFETにおける量子閉じ込め効果がデバイス特性に及ぼす影響を実験により明らかにするとともに，特に（110）面基板上の極薄SOI MOSFETにおいては量子閉じ込め効果により移動度が上昇し，デバイスの性能向上に寄与することを世界で初めて示したものであって，電子工学上寄与するところが少なくない．

よって本論文は博士（工学）の学位請求論文として合格と認められる．