近年、携帯電話、無線LAN、センサネットワークに代表される無線通信の市場は驚くべきスピードで広がりつづけ、それに伴い無線トランシーバの高速化と低消費電力化が要求されるようになっている。無線トランシーバのフロントエンド部において重要な回路は周波数シンセサイザである。周波数シンセサイザのブロック図を図1に示す。

本研究では、周波数シンセサイザの高速化と低消費電力化を実現するために、周波数シンセサイザの部分回路の中で最も高速に動作し、消費電力が大きい周波数分周器の高速化と低消費電力化を目指した。高速化に関して目標とする周波数帯は50GHz帯と60GHz帯である。一方、低消費電力化に関して目標とする周波数帯は2.5GHz帯である。低消費電力化に関しては周波数シンセサイザの部分回路である周波数分周器全体で1mW以下を目標とする。さらに、周波数分周器での考察を電圧制御発振器に応用し、高性能な電圧制御発振器の実現の手法についても述べる。また、部分回路を組み合わせていく際に問題となってくる配線間のカップリングについても考察を行う。また、周波数シンセサイザの低雑音化を目指し、周波数シンセサイザのアーキテクチャに関する検討を行う。

ここでは提案する周波数分周器の特徴について述べる。従来から提案されてきている周波数分周器として、ディジタル式のフリップフロップ型周波数分周器とアナログ式のミキサ型周波数分周器が挙げられる。ディジタル式は広い動作周波数範囲を取れるが速度が遅く、消費電力が大きいという問題点がある。また、アナログ式は高速動作、低消費電力が実現できるものの、動作周波数範囲が狭いという問題点がある。そこで、アナログ回路で発振器を構成することによって高速動作と低消費電力を実現し,その発振器の差動出力端にスイッチを挿入してディジタル回路のように動作させて広い動作周波数範囲を実現する方式を提案した。提案する周波数分周器を差動注入同期型周波数分周器と呼ぶ。用ヨいる周波数帯によって異なる発振器のトポロジを選択し、50GHz帯での動作ではLC共振を利用した発振器を用い、2.5GHz帯での動作ではリングオシレータを発振器として用いる。

まず、50GHz帯で動作する周波数分周器について述べる。50GHz帯での動作を考えた場合、トランジスタを動作限界付近で動作させるため、動作周波数範囲が狭くなる。そこで、差動注入同期型周波数分周器の動作周波数範囲を求め、回路の寄生容量を減らすことで広い動作周波数範囲を実現できることを解析的に示した。そのためにレイアウト構造を最適化し、インダクタの配線部分とトランジスタ同士の接続の配線部分をすることによって寄生容量を低減させる手法を提案した。この回路はLC共振を利用しているので、LCDL（LC Differential Locking）と呼ぶ。この回路を5層メタル、ゲート長0.2μmのCMOSプロセスを用いて実際に試作を行い評価した。用いたプロセスでの最大発振周波数は35GHz程度である。評価を行った結果、消費電力10.1mWで最大・最小動作周波数がそれぞれ55.9GHz、52.7GHzであることを確認した。

次に、2.5GHz帯で動作する周波数分周器について述べる。差動注入同期型周波数分周器を実現するために3段のリングオシレータを用いる。この方式ではLCDLと異なり、発振しているノードは120°ずつずれているが、これを差動出力とみなして回路を動作させる。この方式を擬似差動注入同期型周波数分周器（QDL:Quasi DifferentialLocking）と呼ぶ。QDLの動作周波数範囲を求め、スイッチによって流れる電流が多いほど動作周波数範囲が広くなることを解析的に示した。LCDLのときと同様のプロセスを用いて実際にこの回路の試作を行い評価した。評価を行った結果、消費電力が44μWで最大。最小動作周波数がそれぞれ4.3GHz、2.1GHzであることを確認した。消費電力は44μWであることから、この擬似差動注入同期型周波数分周器を用いて周波数シンセサイザの周波数分周器を構成した場合、消費電力1mW以下であることが期待される。

上で述べた2つの差動注入同期型周波数分周器を今までに提案されてきた他の周波数分周器と性能比較した。回路がどれだけ低消費電力で動作しているかを示す指標として、消費電力当たりの最大動作周波数で性能指数を定義し、性能指数により比較を行う。性能指数と動作周波数範囲に関する測定結果の比較を行った結果を図2に示す。

図2を見ると分かるように、QDLは最も低消費電力を実現しており、LCDLは従来の周波数分周器と比較して最も高速に動作している。よって、提案する差動注入同期型周波数分周器は用いる周波数帯によって発振器のトポロジを変更することにより、低消費電力な回路や高速動作する回路を実現可能であるといえる。

図1でも見たように、周波数シンセサイザを実現するためには周波数分周器が多数必要である。60GHz帯での動作を考えた場合、LC共振を利用した周波数分周器を縦続接続するため、動作マージンが著しく減少する。そのため、LC共振を利用した周波数分周器の出力周波数は、インダクタを用いずに広い動作周波数範囲が可能な周波数分周器で動作可能な周波数にする必要がある。この目的のためには周波数をN分周するハーモニック周波数分周器が有利である。単体のMOSFETのゲート・ソース電圧を閾値電圧以下にして強い非線形性がある状態でドレイン・ソース間に差動電圧を加えた場合、3次高調波が効率的に発生し、3次のハーモニックミキサとして動作する。このハーモニックミキサで入力信号と出力信号を掛け合わせ、 LC共振回路によってフィルタリングを行うことにより周波数4分周器を実現できる。この回路を7層メタル、ゲート長90nmのCMOSプロセスを用いて実際に試作を行い評価した。評価を行った結果、消費電力が2.75mWで最大・最小動作周波数がそれぞれ71.6GHz、62.9GHzであることを確認した。この周波数4分周器と今までに提案されてきた他の注入同期型周波数分周器を比較した結果を図3に示す。

図3を見ると分かるように、提案する周波数4分周器は今までに提案されてきた注入同期型周波数分周器と比較して動作周波数範囲と動作周波数に関して最も良い値を示している。砒化ガリウムを用いた最新の注入同期型周波数分周器と比較すると、ほぼ同じ動作周波数に対して1/3程度の消費電力を実現できている。

最後に、電圧制御発振器と配線のカップリングについて述べる。高速動作する電圧制御発振器では、MOSバラクタを挿入すると動作周波数範囲が狭くなることから動作周波数と動作周波数範囲のトレードオフの関係がある。そこで、インダクタの途中にMOSバラクタを挿入する新しい方式を提案した。この方式を用いることによって、発振回路の負荷のインピーダンスに2つのピークを発生させることができる。そのとき、高周波側のピークで発振回路を構成することによって、動作周波数を上昇させることができる。この方式をデュアルピーク電圧制御発振器と呼ぶ。高周波側のピークで発振回路を構成できるように、2つのピーク値とMOSバラクタの容量の関係を導いた。また、デュアルピーク電圧制御発振器と従来の電圧制御発振器の性能をシミュレーションで比較し、動作周波数を50%程度上昇させつつ、動作周波数範囲をほぼ2倍にできていることを確認した。また、周波数シンセサイザを実現するためには多数の部分回路を接続する必要がある。近年、集積回路の微細化に伴い配線密度が上昇してきており、クロストークが問題となってきている。配線幅を小さくすると減衰が大きくなり、配線間隔を小さくすると隣接配線とのカップリングが大きくなり、クロストークの原因となるそこで、アナログ集積回路のローカル配線におけるクロストークの見積もりについて電磁界シミュレーションを用いて検討を行なった。シミュレーション結果より、アナログ回路では、ローカル配線であっても、クロストークの影響を小さくするために並走する配線の長さによってシールド構造を変化させる必要があることを示した。また、入出力インピーダンスを最適化することによってシールド構造を用いなくてもクロストークを十分に抑えられることを示した。さらに、周波数シンセサイザのアーキテクチャについて検討を行った。従来の周波数シンセサイザにおいて、整数分周の場合はチャネル間隔とセトリングタイムに関するトレードオフの関係が問題であり、分数分周の場合はディジタル回路を用いているため位相ノイズにスプリアスが発生するといった問題点があった。また、これらの周波数シンセサイザは複数係数周波数分周器を用いており、複数係数周波数分周器は周波数2分周器と周波数4分周器のみでは構成できないため、周波数シンセサイザの低消費電力化や高速化には向かないという問題点がある。そこで、周波数2分周器のみで周波数分周器を構成し、ミキサによって周波数シフトを行うループオフセット周波数シンセサイザを提案した。この方式では、ディジタル回路を用いていないため、スプリアスが発生しないという特徴がある。この方式を用いてミリ波帯で動作する周波数シンセサイザを設計し、分数分周ができることを確認した。

本研究で提案した手法は、50GHz帯、60GHz帯で動作する周波数シンセサイザや2.5GHz帯で低消費電力動作する周波数シンセサイザに非常に有用であると考えられる。

図1周波数シンセサイザのブロック図

図2性能指数と最大動作周波数に関する比較

図3最大動作周波数と（a）動作周波数範囲、（b）消費電力に関する比較

本論文は「CMOS周波数分周器の高性能化及びその応用に関する研究」と題し、CMOS集積回路を用いた周波数分周器の高速化と低消費電力化について研究し、無線通信用集積回路の周波数シンセサイザへの応用を示したもので、全7章で構成される。

第1章は「はじめに」であり、高周波回路CMOS集積回路の中でトランシーバアーキテクチャについて紹介するとともに、キャリア周波数を生成する位相同期回路（PLL）について述べている。電圧制御発振器（VCO）とならび初段の周波数分周器の性能がPLL全体の性能を左右することがしめされ、両者の年代ごとの動作周波数のトレンドが述べられている。その上で、本研究の主たる対象である周波数分周器の目指すべき性能や、位置づけを述べた後で、全体の章立てについての概観を行っている。

第2章は「差動注入同期型周波数分周器」と題し、本論文の鍵となる技術である差動注入同期型周波数分周器の提案をしている。従来の周波数分周器と機能の違いを示しながら提案する周波数分周器の特徴の概略を述べている。

第3章は「LC共振を利用した周波数分周器」と題し、LC型発振回路を用いCMOS回路としては論文発表時世界最高速の55GHzで動作する周波数分周器の設計・試作・実測結果について述べられている。本回路では、LC型発振回路に差動注入同期型回路を適用することにより、MOSFET単体の最大発振周波数（fmax）以上の動作周波数を実現しながら、3.2GHzの広い動作範囲を実現している。

第4章は「擬似差動注入同期型周波数分周器」と題し、リング発振回路を用い4.3GHzの動作周波数で44μWという動作周波数あたり世界最小の消費電力動作を実現する回路の設計・試作・実測結果について述べられている。リング発振器には、抵抗負荷3段NMOSリング発振回路が用いられ、その中で用いられるMOSFETのサイズと動作周波数との関係についても明らかにしている。

第5章は「60GHz帯周波数分周器」と題し、CMOS回路としては2006年1月現在世界最高速動作である70GHz周波数4分周器の設計・試作・実測について述べられている。差動注入同期回路のゲートバイアスを変化させることにより、入力のMOSFETに非線形特性を作り出し、4分周するハーモニック周波数分周器の設計・試作・実測結果について述べられている。入力信号が加えられるMOSFETは、出力信号の3倍の周波数と入力信号の乗算を行うハーモニックミキサとして動作する。本回路では、出力にバラクタを付加することにより、ハーモニック分周器でありながら8.7GHzの動作周波数範囲を有している。

第6章は「周波数シンセサイザへの応用」と題し、周波数分周器を周波数シンセサイザに組み込む場合の応用例について示されている。最初に、周波数分周器のバラクタと電圧制御発振器（VCO）のバラクタを同時に制御し、動作周波数を連動して変化させる方式について説明している。デュアルピーク共振回路を用いることにより、消費電力を増加させることなく発振周波数を向上させることができることを説明している。また、実際のレイアウトでの、配線間のカップリングを電磁界シミュレーションで考察を行い、最後にミキサを用いる分数分周型PLLを用いたアーキテクチャ例を示している。

第7章は「結論」であり、各章での成果をまとめるとともに、今後の当該分野の技術進歩の方向性について議論を行っている。

以上のように本論文は、位相同期回路の性能を決定する主要回路である周波数分周器において、種々の差動注入同期型回路の試作検証を通じて、CMOS回路として世界最高の動作周波数や、動作周波数あたり世界最小の消費電力を有する回路を実現するなど情報学の基盤に貢献するところが大きい。

したがって、博士（科学）の学位を授与できると認める。