Since process technology has been in the deep sub-micron era, leakage power reduction is one of the major concerns in modern VLSI circuit design.

Power Gating and Body Biasing are promising techniques for leakage saving and are commonly used in products from low-end micro-controllers to high performance server processors.

Recently, leakage power becomes non-negligible compared to dynamic power not only standby block but also running blocks because of process technology scaling and low threshold voltages to achieve higher performance.

However, their leakage saving opportunities are confined to standby-time with whole chip granularities or Run-time with coarse granularities, such as processor core or IP macro level.

To achieve further leakage saving, approaches which introduce finer sleep granularities, e.g. functional unit level, and save leakage power even in run-time are studied.

Introducing finer grained control is able to achieve leakage saving even in running core, however, there are difficult problem to realize fine grained control.

One is area overhead for applying PG structure. For PG circuit, introducing finer control granularity is expected to incur severe area increasing situation for sleep transistor insertion. Therefore, we introduced a novel sleep transistor sizing method for module-based PG circuit to relax that situation by solving the optimal size which meets necessary and sufficient condition.

Evaluation results shows that our sleep transistor sizing reduces average sleep transistor are by 40% compared to previous work. Also it produces more desirable sleep transistor width than previous work and reduces 36.7% of error between the given performance constraint and actual circuit delay.

The other problem is performance and energy overheads associated with entering and exiting sleep mode.

Unfortunately, traditional PG and BB have large sleep control overheads. Hence, those approaches can exacerbate energy dissipations if circuits enter into sleep mode during short idle periods.

According to previous work, the minimum sleep time to achieve leakage saving is ranges from tens to hundreds of processor cycles. On the other hand, many idle intervals appearing in sub blocks are spread ranges from tens to hundreds of processor cycles.

Thus, in order to reduce leakage power consumption in active processor, it is essential to reduce the sleep control overheads.

Multi-mode PG and BB are good candidates to perform leakage saving in Run-time. Each sleep mode has its own sleep depth. Deeper sleep mode provides higher leakage saving but incurs larger overhead energy.

For these techniques, increasing the number of sleep modes brings further leakage saving capability, however, it raises additional power consumption by bias generators which realize shallow modes. Therefore, we proposed static sleep depth control scheme which has only one shallow sleep mode and is able to reconfigure its depth in response to changing the running application or temperature. Our scheme is free from additional power of bias generators associated with the number of shallow modes.

Evaluation result shows that total energy saving for PG, traditional single-mode control, previous multi-mode control with 8 shallow modes and proposed control with 8 shallow modes achieve 24.5%, 34.0% and 33.5%, respectively. For BB with FBB case, achieve 7.7%, 24.3% and 23.4%, respectively. Our scheme using 8 shallow depths achieves almost same leakage saving efficiency as compared to ideal sleep control using 2 shallow sleep modes for both of PG and BB case. If overhead energy for bias generators is considered, our scheme takes advantage for power of additional bias generators.

Use of multiple modes is helpful for further leakage saving if an appropriate mode is selected, but the best mode depends on the idle period whose length cannot be told in advance.

Therefore, we proposed a novel sleep control scheme called stepwise sleep control scheme for multiple sleep mode techniques. Our scheme applies deeper sleep mode in a step-by-step manner according to elapsed time since idle state started. In run-time, it achieves efficient net leakage saving including overhead energy by applying appropriate sleep depth for various idle intervals. Moreover, we proposed a methodology for optimizing depths and starting times of steps to maximize leakage saving. It adjusts depths and starting times according to run-time factors, temperature and idle interval distribution.

Evaluation result shows that proposed sleep control scheme improves net leakage saving of up to 23% with a geometric mean of 7% for FPAlu in the case of PG structure at 25deg. C. On the other hand, stepwise control achieves further saving of up to 63.7% with a geometric mean of 42.9% in the case of BB circuit. And result also shows increasing the number of stages from 2 to 3 improves 5% and 4% leakage saving for PG and BB case, respectively.

本論文は「A Study on Low Power VLSI Design Using Fine Grained Leakage Control」と題し、6つの章から構成されている。半導体技術の微細化に伴い、スイッチング動作を伴わなくても回路が消費するリーク電力の増加がVLSIの設計において深刻な問題となっている。システムが待機状態にある時はVLSI全体をリーク電力の小さいスリープ状態にする手法が広く利用されているが、さらなるリーク電力の増加にともない、動作時においてもVLSIの非動作部を検出し、スリープ制御を細粒度化することでリーク電力をさらに削減する手法が求められている。しかし、スリープ制御の細粒度化には、リーク制御回路の追加による回路面積の増加、スリープ制御時のオーバヘッドによる電力削減効率の低下、という問題がある。本論文では、スリープ状態を実現する回路技術としてパワーゲーティング回路と基板バイアス回路に焦点を当て、面積増加の最小化手法、および複数のスリープモードを用いたスリープ制御の最適化により電力削減効率を向上する手法を提案することで、従来の問題を解決している。

第1章「Introduction」では、本論文の背景と目的、および本論文の構成を述べている。近年のリーク電力の増加に起因した、動作時におけるリーク電力削減に対する要求、およびスリープ制御の細粒度化による動作時リーク電力の削減の可能性について述べるとともに、制御の細粒度化を実現するための課題を論じている。

第2章「Fine Grained Leakage Control」では、本論文で検討するリーク電力制御回路技術であるパワーゲーティング回路と基板バイアス回路の動作原理を説明した後、これらの回路技術において制御単位を細粒度化した際に発生する2つの問題、つまり、リーク制御技術の適用による回路面積の増加問題、および、スリープ制御にともなうエネルギーオーバヘッドがもたらすリーク電力削減効率の低下問題の詳細を述べている。また、オーバヘッドの削減を目的とした従来手法である、複数スリープモードを用いたスリープ制御法の問題点についても述べている。

第3章「Sleep Transistor Optimization for Power Gating」では、パワーゲーティング回路における面積増加を抑制するために、回路遅延制約を満たす最小のスリープトランジスタサイズを求める手法を提案している。この手法は、入力ベクトルを考慮した放電タイミングと非線形放電特性とを用いた遅延時間解析法、および、その遅延解析を反復的に用いたサイズ決定法からなる。ISCAS'85ベンチマーク回路の設計に提案手法を適用する評価実験を行ったところ、提案手法では遅延制約を満たしたうえで従来法に比べて面積を削減できることが分かり、提案するスリープトランジスタサイズ決定手法の有効性を明らかにしている。

第4章「Static Sleep Depth Control considering Temporal Activity」では、従来の複数スリープモードを用いたスリープ制御法の問題点であるモード追加によるオーバヘッド削減のために、追加モード数を1つに限定し、アプリケーションに応じてスリープ深度を制御するStatic Sleep Depth Controlを提案している。パワーゲーティング回路と基板バイアス回路をそれぞれ用いて32-bit Parallel Prefix Adderを設計し、提案手法を適用してSPEC2006ベンチマークにある複数アプリケーションを実行した場合のリーク削減効率を評価した。その結果、アプリケーションごとに適切なスリープ深度を選択することで追加モード数を1つに限定しても従来法と同程度のリーク削減効率を達成できることを明らかにしている。

第5章「Stepwise Sleep Depth Control」では、リーク電力削減効率の高いスリープモードを適用する制御法として、非動作状態の経過時間に応じて段階的に深いスリープモードを適用するStepwise Sleep Depth Control手法、および、提案手法の制御パラメータをアプリケーションの特徴に合わせて最適化する手法を提案している。4章と同様の評価環境で提案手法によるリーク削減効率を評価し、段階的に深いスリープモードを適用することで、単一スリープモードを用いた場合には削減できない短いアイドル時間のリーク電力も削減できることを明らかにしている。

第6章「Conclusion」では、以上の成果を要約している。

以上を要するに、本論文はVLSIにおけるリーク電力の削減を目的とし、細粒度なリーク制御の実現における課題を解決する回路設計およびリーク制御最適化手法を提案しその有効性を明らかにしたもので、非常に意義がある研究であり、その成果は工学的に貢献するところが大きいと考えられる。

よって本論文は博士(工学)の学位請求論文として合格と認められる。