In the recent CMOS technology, device-size scaling and high-mobility channel are very important to achieve high-performance MOSFETs. To suppress short-channel effects in scaled MOSFETs, the equivalent SiO2 thickness (EOT) of gate dielectrics should be scaled down to below 1 nm (subnanometer scale), in adD(it)ion to suppression of interface states density (D(it)).

A high-k/Ge gate stack is one of the most promising candidates for use in future CMOS devices. To achieve a high-k/Ge with both subnanometer-scale EOT and low D(it), thermal stability and atomic diffusion at the interface are vital. Furthermore, amorphous high-k gate dielectrics are also needed to suppress fatal gate-leakage currents. In this thesis, three types of amorphous high-k/Ge interfaces are proposed, namely, (i) a reactive interface (LaLuO3/Ge), (ii) a less reactive interface (Al2O3/Ge), and (iii) a nonreactive interface (AlN/Ge). They are investigated at the desirable Ge-processing temperature of around 600℃, which is required to activate dopants in source and drain regions. Conventional thermal-equilibrium post-deposition treatments are also used to clarify the important factors that fundamentally determine the high-k/Ge interface properties.

On the basis of these investigations, the guiding principles of EOT scaling and interface stabilization (low D(it)) in amorphous high-k/Ge gate stacks are elucidated. First, an extreme suppression of GeO2 interface layer formation is proved to be of primary importance to achieve subnanometer-scale EOT. Second, the stabilization of a GeO2/Ge stack (suppression of GeO desorption) with the use of rare-earth metal, Al, and N atoms is determined to be pivotal to achieve a low D(it). In the process, some new findings on high-k/Ge gate stack processing are also discussed. Finally, a high-k/Ge gate stack with an EOT of ~0.88 nm and a D(it) of ~1011 eV-1cm-2 is successfully demonstrated.

Si集積回路の高性能化の進展はすでに半世紀以上にわたり続いている。しかしながら個々のFETのサイズが10 nmに迫ろうとする現在、さらなる高性能化に関して本質的な限界が顕在化しつつある。その最も大きな課題はゲート絶縁膜の薄膜化限界とFETを走行する電子速度の限界である。前者の課題を克服するために、現在使われているSiO2を高誘電率絶縁膜(High-k膜)で置き換えることが盛んに研究されており一部実用化されている。一方後者に関しても、電子の走行速度を高めるために現行のSiを他の材料に置き換えるという研究が始まっている。実際に新しい材料を使う場合にもHigh-k膜は必要であり、新規材料の導入とともに新しい界面反応などに関する新たな課題を先取りし、それを克服できるための基礎技術、及びその根本的理解が求められている。

上記の観点から本研究では新しい材料としてGeを取り上げ、Geに適合するHigh-k材料の選択および薄膜化という観点から、両者の界面形成に関する材料学的検討を行った。本論文は7章から構成されている。

第1章は序論であり、何故Geを選択したかを述べ、さらにGe上のゲートスタック構造を実現するために要求される材料および熱工程の観点から本研究の位置づけを明確化している。特に本研究では、SiO2膜換算で1 nm以下の薄膜化を実証し、熱処理温度として600℃まではアモルファス性と界面の質を維持するという高い要求を掲げている。

第2章はHigh-k絶縁膜の形成手法、およびHigh-k/Ge界面特性の評価手法を含んだ実験技術について詳述している。特に反応に基づく界面解析において電気的容量評価法、昇温脱離試験法について詳しく説明している。

第3章は酸素透過性が高く反応性の高い界面として希土類金属系酸化物薄膜を取り上げている。ほとんどの希土類金属酸化膜は500℃程度で結晶化してしまうので、それを防ぐために二種類の希土類金属を用いた三元系酸化物を作製することによってアモルファス性と高誘電率性を維持することを考察している。そこからGe上でLaLuO3薄膜がまさにその例になっていることを初めて実験的に示した。ただ一方で、この系は酸素透過性が高いために界面にGeO2膜が形成され、理想に近い界面が形成されるものの薄膜化は難しいことが実験的に示された。

第4章では、第3章とは逆に酸素透過性が低く界面層形成の少ない界面としてAl2O3を検討している。Al2O3膜の比誘電率はLaLuO3膜よりも小さいが、LaLuO3の場合に比べてGeO2界面層形成を圧倒的に抑えることによって、電気容量という観点から比較した場合により薄い絶縁膜厚を実現している。しかし600℃という温度を考えると、酸化物薄膜を用いた場合の酸素熱処理プロセスを用いる限りAl2O3自身の薄膜化とともに界面GeO2膜の形成は避けられず、さらなる薄膜化には限界があることも示している。

第5章では、上記の検討に基づき非酸化物High-k薄膜として窒化物に着目した。具体的にはAlN膜を取り上げ、600℃熱処理雰囲気としては窒素ガスを用いた熱処理を提案し、その有用性を議論している。窒化物薄膜をゲート絶縁膜に適用する場合、良好な界面を形成できるかどうかがポイントになる。そこで界面における欠陥形成反応を抑えるために熱処理時に高圧不活性ガスアニールを適用し、極めて良好な結果を世界で初めて示した。またGe界面における窒素原子が界面安定化に重要な役割を果たしていることも示した。この手法によって、電気容量の観点からはSiO2に換算すると0.88 nmに対応する厚さを実現している。

第6章では、第3章から第5章までで示された結果にもとづいてHigh-k/Ge界面の安定化を包括的に理解することを試みている。Ge界面の不安定化につながるGeO2/GeからのGeO脱離に対して、希土類元素やAl、N原子がどのような物理的役割を果たしているかに関して、GeO脱離を支配する酸素空孔形成過程に大きく影響を与えているという観点から議論している。これはHigh-k/Geゲートスタック形成における材料科学的観点からの重要な理解となっており、今後の取り組みも含めて極めて示唆的な議論で全体を締めくくっている。

第7章は以上の総括である。

以上のように、本研究では今後の半導体集積回路技術の骨幹をなす可能性のあるHigh-k/Geゲートスタック技術に関して、界面における酸化膜形成の制御という観点から、個別の材料界面制御にとどまらず包括的な研究成果をまとめたものになっている。これらは本論文において初めて解明された研究成果であり、半導体集積化エレクトロニクス分野のみならず材料工学の観点からも意義は大きい。

よって、本論文は博士(工学)の学位請求論文として合格と認められる。