高速通信システムは、光ファイバー伝送用の高速データと信号処理用の低速データとの直並列変換を行うインタフェースLSI部、及び通信制御や符号変換を行うロジックLSI部等から構成されている。半導体微細加工技術の進展により、これら複数のLSIをワンチップに集積するシステムLSIの実現が可能になってきているが、高速通信システムの集積化には、半導体デバイス技術面からのいくつかの実現方法がある。その一つは、Bipolarトランジスタの高速性能とCMOSトランジスタの小面積/低電力性能を合わせ持つBiCMOS素子による集積化である。インタフェース部をBipolar回路、ロジック部をCMOS/BiCMOS回路で構成することによって高速通信システムLSIの実現が可能になり、筆者らが研究を開始した1990年代初期には、本構成による700Mbps動作のシステムLSIが開発されていた。しかしながら、通信トラヒックの増大とともにギガ・ビットを越える高い伝送速度で動作するシステムLSIへの要求は強くなり、それを実現するための課題として、ギガ・ビット動作のインタフェース部の低電力化やインタフェース部の高速化に対応したロジック部の高速化が指摘されていた。高速通信システムLSIを実現するための別のデバイスとしては、SOI(Silicon On Insulator)-CMOS素子がある。通常のbulk-CMOS素子に比べて寄生容量が小さく高速で動作し、1990年代初期にはギガ・ビットで動作する分周器やPLL回路が開発されていた。しかしながら、通信システムのインタフェース部に適したSOI-CMOS回路の開発については研究途上の段階であり、また、高負荷容量の駆動に関してはSOI-CMOS素子のbulk-CMOS素子に対する速度メリットが小さく、この点がロジック部を構成する場合の課題として指摘されていた。このような背景のもと、筆者らは、BiCMOS素子及びSOI-CMOS素子による高速通信システムLSIの性能を向上するための回路技術に関する研究を行った。

　BiCMOSシステムLSIのインタフェース部に関しては、インタフェース部を構成するマルチプレクサとデマルチプレクサの低電力型回路構成を提案した。新規マルチプレクサは、ハードウエアの少ないシリーズゲート方式を基本にして構成し、内部クロック信号の工夫により、データ変換部を2段のシリーズゲート型セレクタ回路で実現できるようにした。このため、3段のシリーズゲート型回路を必要としていた従来のシリーズゲート方式と比べて低電圧化が可能になり、また、従来のシフトレジスタ方式と比べた場合には、約35%のハードウエアの削減が可能になった。他方、新規デマルチプレクサは、内部クロック信号の工夫によって、データ変換部をフリップフロップ回路とラッチ回路で構成できるようにした。このため、フリップフロップ回路を2段以上接続して構成していた従来のシフトレジスタ方式と比べて、約20%のハードウエアの削減が可能になった。さらに、マルチプレクサとデマルチプレクサの要素回路であるフリップフロップ回路の最適化設計を行った。高速化を図るために、マスタ部は両相信号を出力する構成にし、論理振幅をスレーブ部の1/2に設定した。また、マスタ部の負荷容量はスレーブ部に比べて小さいため、マスタ部の電流をスレーブ部より小さく設定した。提案した回路構成と最適化設計により、8-bitマルチプレクサと8-bitデマルチプレクサを0.5μm Bipolar素子により試作した。マルチプレクサは3.OGbpsで動作し、消費電力は272mWであった。また、デマルチプレクサは4.1Gbpsで動作し、消費電力は388mWであった。これは、2.5Gbpsの通信規格で動作する従来のマルチプレクサとデマルチプレクサの中で最も低電力であり、同一速度で約65%消費電力が小さい。

　BiCMOSシステムLSIのロジック部に関しては、高負荷容量駆動用ドライバ回路として、電源電圧と温度の変動に対して安定に動作するアクティブプルダウン型ゲートを提案した。新規ゲートはカレントスイッチ、レベルシフタ、エミッタホロワ、フィードバックスイッチから構成され、従来のアクティブプルダウン型ゲートのようにキャパシタ素子等の特別な素子を必要としない。0.35μm Bipolar素子のパラメータを用いた回路シュミレーションにより、電圧と温度の変動に対する回路性能の安定性を評価した。従来のアクティブプルダウン型ゲートでは、電源電圧-2.9V、温度-35℃のときの遅延時間は、電源電圧-3.3V、温度25℃のときに比べて136%劣化する。これに対して、新規ゲートでは、遅延時間の劣化は39%と小さい。さらに、通常のECLゲートと新規アクティブプルダウン型ゲートの速度性能を比較した。負荷容量が0.4pFで消費電力が2.54mWのとき、新規アクティブプルダウン型ゲートは179psで動作し、260psで動作するECLゲートより31%速い。負荷容量の増加とともに新規ゲートのメリットは大きくなり、0.8pFではECLゲートに比べて50%高速に動作する。

　SOI-CMOSシステムLSIのインタフェース部に関しては、マルチプレクサとデマルチプレクサの構成要素であるフリップフロップ回路について、高速・低電力型回路構成を提案した。また、フリップフロップ回路等を駆動するバッファ回路について、相補信号出力間の位相差を低減できる回路構成を提案した。新規フリップフロップ回路では、パストランジスタ論理をNMOSトランジスタのみで構成し、データ保持ループにクロスカップル接続したPMOSトランジスタを接続する。本構成では、クロックバッファ回路が駆動するゲート容量を従来回路に比べて約40%低減できる。0.35μm SOI-CMOS素子のパラメータを用いた回路シュミレーションでは、新規回路は電源電圧2.0Vで3.0GHzで動作し、2.3GHzで動作する従来回路に比べて30%高速に動作する。他方、新規バッファ回路は、ソースホロワによって信号遅延を調節する方式で、ソースホロワ出力をフルスイングさせるためにインバータゲートを出力に付加する。回路シュミレーションでは、電源電圧2.0Vのとき、新規バッファ回路の相補信号出力間の遅延は18psであり、100psの従来回路に比べて82%小さくできる。0.35μm SOI-CMOS素子により、提案したフリップフロップ回路とバッファ回路を用いて4-bitデマルチプレクサを試作した。デマルチプレクサは、電源電圧が2.0Vで1.6Gbpsの高速で動作する。bulk-CMOS素子によるデマルチプレクサと比べて23%速く、動作速度で規格化した消費電力は17%小さい。

　SOI-CMOSシステムLSIのロジック部に関しては、高負荷容量駆動用ドライバ回路として・幅広い電圧範囲で動作するボディ電圧制御型ゲートを提案した。新規ゲートは、通常のゲートにボディ電圧制御用の4つのトランジスタを付加して構成される。トランジスタのサイズ調整によってボディ電圧を制御できる構成のため、PN接合のビルトイン電圧以上の電源電圧でも使用できる。また、ボディ領域の余剰キャリアはトランジスタのオン抵抗を介して引き抜かれるため、高周波での動作も可能である。0.35μm SOI-CMOS素子のパラメータを用いた回路シュミレーションにより、各種ゲートの遅延時間と消費電力を評価した。電源電圧が1.0Vで負荷容量が60pFの場合、新規ボディ電圧制御型ゲートは、通常のSOI-CMOSゲートに対して27%高速に動作し、bulk-CMOSゲートに対しては40%高速に動作する。高負荷駆動時の消費電力は負荷容量の充放電電流によって支配されるため、消費電力は3種類のゲートでほぼ同じになる。

　高速通信システムLSIのロジック部として、非同期伝送モード対応の物理レイヤ処理部をbulk-CMOS素子とSOI-CMOS素子で試作し、Bipolar素子とSOI-CMOS素子によるインタフェース部の試作結果と併せて、BiCMOSシステムLSIとSOI-CMOSシステムLSIの性能比較を行った。BiCMOSシステムLSIはSOI-CMOSシステムLSIに比べて、より高い伝送速度の通信規格に適しており、インタフェース部の動作速度よりもロジック部の回路規模を優先する場合には、SOI-CMOSシステムLSIのメリットが大きくなる。さらに、高負荷容量駆動用ドライバ回路をロジック部に適用した場合の性能向上について検討し、本研究を通して実現可能な高速通信システムLSIを明らかにした。その結果、0.5μmエミッタ幅と0.35μmゲート長を持つBiCMOS素子を用いて、2.5Gbps(STS-48/OC48)の通信規格に対応したシステムLSI(デマルチプレクサ+130KGロジック)を約780mWの低電力で実現できる見通しを得た。また、0.35μm SOI-CMOS素子により、1.2Gbps(STS-24/OC24)の高速通信システムLSI(デマルチプレクサ+130KGロジック)を約210mWの低電力で実現できる見通しを得た。

　なお、本論文では、ロジック部の高速化を目的として行ったパストランジスタ型BiCMOSゲートに関する研究内容を付録として付記している。

　本論文は「高速通信用システムLSIの高性能化に向けた回路技術に関する研究」と題し,ギガ・ビットを超える高い伝送速度で動作するシステムLSIへの要求に応えるために、Bipolar-CMOS混成回路(BiCMOS)ならびに絶縁基板を用いたCMOS回路(SOI-CMOS)技術を用いて行った高速通信システムLSI用要素回路の高性能化研究の成果をまとめたもので、7章から構成されている.

第1章は序論であり、研究を始めた際の関連分野の技術的背景についてまとめ、本研究の目的と意義について明らかにしている.

第2章は「Bipolar素子を用いたインタフェース部の低電力化に関する研究」と題し、BiCMOS通信システムLSIのインタフェース部の高性能化設計について述べている.マルチプレクサとデマルチプレクサの低電力化のために、まずBipolar論理回路の特性について検討し、低電力化に適した回路構成を提案している.さらにマルチプレクサとデマルチプレクサの中で用いられているフリップフロップ回路の最適化設計指針についても述べ、提案した新しい回路構成を用いて試作した8-bitマルチプレクサ/デマルチプレクサの測定評価結果について述べ、提案の有効性について明らかにしている.

第3章は「ロジック部の高性能化に向けたBipolar回路に関する研究」と題し、BiCMOS通信システムLSIのロジック部の高速化・高性能化に関する研究について述べている.ロジック部では高負荷容量回路ノードの駆動用ドライバとして“アクティブプルダウン型エミッタ結合論理ゲート(ECL)”について研究し、電源電圧や温度の変動に対しても安定な新規回路を提案している.同時に提案回路を計算機回路シミュレーションによって評価し、通常のCMOSゲートや各種ECLゲートの動作周波数一消費電力特性を明らかにすることで、提案回路の有効性を明らかにしている.

第4章は「SOI-CMOS素子を用いたインタフェース部の高速・低電力化に関する研究」と題し、SOI-CMOS通信システムLSIのインタフェース部で用いるデマルチプレクサの高速・低電力化に関する研究成果をまとめている.まず、SOI-CMOSゲートの特性を通常のバルク型CMOSゲート回路と比較検討、デマルチプレクサの要素回路であるフリップフロップ回路についてSOI構造に適した高速・低電力型回路構成を提案している.同時に高速動作に適したバッファ回路を提案し、提案したフリップフロップ回路とバソファ回路を併用して試作した4-bitデマルチプレクサ回路の測定評価し、提案回路の有効性を実証している.

第5章は「ロジック部の高性能化に向けたSOI-CMOS回路に関する研究」と題し、SOI-CMOS通信システムLSIのロジック部の高速化・高性能化の研究成果についてまとめている.SOI-CMOS素子のボディ電圧特性に着目し、CMOS弱点であった高容量ノード駆動用のドライバとして駆動力の高い“ボディ電圧制御型回路”を提案している.これは幅広い電源電圧範囲で高速動作が可能な新規回路であり、回路シミュレーションによる評価結果にもとづきその有効性を示している.

第6章は「高速通信システムLSIの性能検討」と題し、BiCMOS通信システムLSIとSOI-CMOS通信システムLSIの性能について比較検討している.通信システムLSIの大規模ロジック部としてATM(Asynchronous Transfer Mode)物理レイヤ処理部を従来のバルク型CMOS素子とSOI-CMOS素子との2種類の技術を用いて試作し、第2章および第4章のインタフェース部の試作結果と併せて両者の性能比較を行っている.また、第3章と第5章で提案したドライバ回路をロジック部に導入した船の性能向上についても検討し、本研究により達成できるBiCMOSシステムLSIとSOI-CMOSシステムLSIの特質についてまとめており、研究成果を実用化する際の設計指針を与えている.

第7章は結論であり、本研究で得られた主要な成果についてまとめている.また今後の技術課題についても述べ、この分野の技術開発動向から予測される通信システムLSIの将来展望について述べている.

　以上のように、本論文は高速通信用システムLSIの高性能化に向けた回路技術に関する研究を行い,BiCMOS技術とSOI-CMOS技術とを両者の特性を生かしつつ高速インターフェイス部ならびに通信処理のためのロジック部に用いるための新しい回路方式を考案し、試作実験と計算機シミュレーションによりその有効性を実証したもので、電子工学の発展に貢献するところが少なくない.

　よって本論文は博士(工学)の学位請求論文として合格と認められる.