本論文は，半導体高密度メモリがナノスケールレベルに集積された場合に問題となる電荷保持時間に関する研究を述べたのものであり，2つの観点からこの問題への解決先を提案している．一つは，既存技術を用いてメモリデバイスを微細化しつつ，セル接合技術、欠陥制御、新材料技術，バーンイン中劣化特性などを最適化し，保持時間劣化を防止する方策である．一方2つ目の方法は，メモリセルに新しいナノテクノロジーを適用し，制御可能なシリコン微結晶を用いた不揮発性微結晶メモリの電荷保持時間をフッ素処理により大幅に改善する技術の提案である．

ダイナミックランダムアクセスメモリ（DRAM）の信頼性を決める保持時間のテール分布は，電荷を保持するメモリセルにおけるpn接合の熱放出漏洩電流によって発生する。セル接合内に深い準位が存在すると高電界下で熱放出電流が発生する．このテール分布の改善は二つの方法がある。一つは、セル接合の空乏層に印加される電界を下げることであり、もう一つは、深い準位が発生する原因となるシリコンの結晶欠陥を低減することである。

セル接合の空乏層に印加される電界は不純物の濃度分布に依存する．本研究では角度制御と回転制御を含んだイオン注入法により局部的に濃度分布を形成する技術(BNITR)を提案した。この手法では，シャドウ効果により局部的に不純物の濃度を下げるだけでなく、傾斜接合も形成可能である．この手法により短チャネル効果が抑制され、またセル接合の最大電界が低減することを実験により示した．本手法をDRAMに適用し、テール分布の改善を通じて保持時間が改善されることを実験的に確認した．

半導体技術の最小線幅が急速に減少するにしたがい、シリコン欠陥が電荷保持時間に及ぼす影響は大きくなる。シリコン欠陥は応力集中や熱エネルギーなどの原因により容易に致命的な転位に発展する．したがって，もともとシリコンウエハに存在している欠陥の制御は極めて重要である。シリコンウエハ 欠陥はシリコンインゴットの成長時の条件と熱処理によって制御可能である。急速冷却によって結晶中空孔を過冷却させた後、インゴット結晶の引き上げ速度を上げて結晶起因パーティクル(COP)の追加成長を抑えられる。この反応により，COPリッチの領域はウエハ全体に広がる。初期の段階で高密度に存在するCOPは，酸素雰囲気中でアニールすることで空孔−格子間原子除去メカニズムにより減少する。空孔は酸素析出を助けるので、バルクミクロ欠陥が容易に形成され，ゲッタリング効果がよくなりシリコン欠陥が大幅に抑制される。この原理に基づき，引き上げ速度1.8mm/分および冷却速度9.8℃/分をシリコン結晶形成に適用し，実際にDRAMに適用して保持時間を大幅に改善することに成功した．

DRAMの高集積化においては，ドライエッチング工程に低損傷特性と高い異方性が要求される。ゲート電極端が強いプラズマに直接露出されると大きなエッチングエッジ損傷が発生する。これは界面劣化を引き起こし，メモリセル接合における熱放出漏洩電流の原因になる。本研究では，時間依存のバイアス印加法を用いてオーバーエッチ時に低バイアスを利用することにより，損傷が大幅に減り，DRAMの良い保持時間特性が得られることが実験的に示された．

DRAMの集積プロセスは極めて複雑であり，層間絶縁膜から水素と水分などが発生しメモリセルのシリコン/酸化膜界面まで拡散するので，水素と水分を完全に除去することは難しい。このため異常エッジチャネル効果が生じてしきい値電圧が低下し，保持時間劣化に大きな影響を及ぼす。異常エッジチャネル効果によるしきい値低下の原因は，水素と水分から発生する正電荷の界面内蓄積であることを明らかにした。500℃以上の熱処理で、水素と水分はH3O+という形態をとり界面内に正電荷を生じるのである。このモデルに基づいて，この課題を解決するための5つの改善方法を提案した。これらは，(1) 容量エッチングストッパーであるSiNを形成する前にアウトガスを実施，(2) イオンの移動経路を遮断、(3) ゲート側面酸化膜を高温形成酸化膜に変更、(4) シリコンリッチの高密度プラズマ酸化膜形成工程の採用、 および(5) 高密度プラズマ酸化膜形成中にフッ素を添加，である．

一方，DRAM高集積プロセスにおいてポリメタルゲートスタック構造のワード線方式は，低抵抗と熱安定性を有するため，ワード線の遅延を克服するために必須の技術である。しかし、この技術はDRAMの他の既存工程の一部とは両立しないため，界面状態劣化によって保持時間の劣化原因となっていた．ゲートエッチング後の洗浄工程と選択酸化工程は、ゲートオーバーラップ領域の界面状態に大きな影響を与える．そこで，フッ化アンモニウムを含む溶液を利用してポリマー残量を除去するゲートエッチング後洗浄工程を提案し，また，タングステンの過酸化を避けるとともに良い抵抗特性を維持できるように選択酸化工程を最適化した．

バーンイン工程では，正常ビットには影響がなく，潜在的弱いビットのみ効率的に検出及び除去できるように進行する。ところが，0.15μm以下に集積したDRAMでは，バーンイン中に保持時間劣化が発生してしまう。バーンイン中における潜在的弱いビットの不良メカニズム分析をすると、不良ビットの検出方法を改善することができる。そこで，ダイナミックストレス法を適用し，バーンイン条件と保持時間を関連を検討し，パッケージ後のバーンインと同じ条件に相当ウェハバーンイン条件を実現した。致命的潜在欠陥をもつDRAM 試料では，バーンイン中の保持時間劣化はダイナミックストレスによって生じるホットキャリアが主な原因であることが明らかとなった。接合のホットな電子がシリコン/酸化膜界面に注入された場合、界面が不安定になるだけでなく最大電界も変化し、保持時間の劣化の原因になる。さらに、ダイナミックストレス条件を最適化することで潜在的に弱いビットを効率的に検出および除去できることを実験的に示した。

DRAMセルをこれ以上微細化することは，保持時間の確保がますます困難であるため、致命的な限界をむかえつつある．一方，不揮発性微結晶メモリは，既存メモリ技術との両立性や良好な保持時間特性などの特徴を有しており，DRAM 代替デバイスの候補として提案されている。シリコン微結晶は，トンネル 酸化膜の表面ラフネスを増加させることによって、サイズの微細化，高密度化、およびサイズ均一性を得ることができる．本研究では、直径4.5nm，密度5×1011/cm2 の球形微結晶を得ることに成功した。微結晶中に電子が注入されるとしきい値電圧が変化し，しきい値のシフト量は約0.48Vに達する。ところが，トンネル酸化膜の表面ラフネスが増加すると，トンネル酸化膜劣化ため、トンネル電流増加による保持時間特性劣化の問題が大きくなる。さらに、メモリの高密度化を進めるために、セル面積を微細化できる集積方法とレイアウトが要求されている。本研究では、5nm厚のトンネル酸化膜，自己整合ポリシリコンコンタクト，タングステンビット線プロセスを用い， 面積:0.0777μm2（最小線幅をFとすると，面積は4.6F2）という極めて小さな微結晶メモリセルを作製し，しかも1つのセルで2ビットを記憶できる4しきい値動作を確認することに成功した。また，トンネル酸化膜をフッ素処理することよって信頼性を大きく改善をすることができた。これは，世界で初めての微結晶メモリ大量生産集積プロセスの提案である．

以上のように，従来の高集積DRAMにおける保持時間の課題は，セル接合技術，欠陥制御，新材料技術，バーンイン条件の最適化することによって解決できることを明らかにした．さらにデバイスサイズを微細化しメモリの集積度を上げることは，従来のDRAMの延長技術では極めて困難であり，本論文で提案したシリコン微結晶メモリ技術等の新しいメモリ技術との従来技術の融合が必須であると考えられる．

本論文は，「Study on Charge Retention Time of High Density-Future Memory」（和訳：高密度次世代メモリの電荷保持時間に関する研究）と題し，英文で書かれている．本論文は，半導体高密度メモリ，特にダイナミックランダムアクセスメモリ（DRAM）とシリコン微結晶メモリにおける電荷保持時間の改善技術に関して述べたもので，全9章より構成される．

第1章は「Introduction」（序論）であり，現在のDRAMにおける問題点と，将来有望な高集積メモリの研究開発動向についてまとめており，本論文の背景と目的を明確にしている．

第2章は，「On Retention Time Issues in DRAM Scaling」（DRAMの微細化に伴う保持時間の問題）と題し，ナノスケールに微細化された高集積DRAMセルにおける電荷保持時間のモデルをレビューするとともに，新しい電荷保持時間モデルを提案している．

第3章は，「Design of Cell pn Junction for Longer Retention Time」（長い保持時間のためのセルにおけるpn接合の設計）と題し，メモリセルの不純物濃度を最適化することによりpn接合におけるリーク電流を低減し，長い保持時間を得るための設計指針を提案している．実際に本手法をDRAMに適用し，実験によりこの方法の有効性を実証している．

第4章は，「Process Integration for Superior Retention Time」（優れた保持時間特性を実現する集積化プロセス）と題し，さまざまなプロセス技術の最適化により保持時間を改善する方法を提案している．特に，インゴット成長時のシリコン欠陥，ドライエッチング時のエッジ部の損傷，および水素・水分の存在に起因する異常しきい値電圧などを徹底的に排除することにより，長い保持時間が得られることを実験により示している．

第5章は，「Retention Time Consideration in Cell Integration with W/WNx/polysilicon Gate Stack」（W/WNx/ポリシリコンゲートスタックを有する集積セルにおける保持時間の考察）と題し，低抵抗のポリメタルゲート構造を提案している．この手法で問題となる界面状態劣化による保持時間劣化を，洗浄工程の改良により解決できることを実験により示している．

第6章は，「Retention Time Degradation by Dynamic Operation Stress during Burn-In」（バーンイン時における動的ストレスによる保持時間の劣化）と題し，潜在的に弱いビットを検出する新しい動的バーンイン手法を提案している．バーンイン時の保持時間劣化機構を解析し，バーンイン条件を最適化することにより，弱いビットのみを検出できることを示している．

第7章は，「Retention Time of Challengeable Nano-Crystal Memory Using FN Write/Erase」（FN書込/消去を用いた微結晶メモリにおける保持時間）と題し，DRAMに代わる高集積メモリとしてシリコン微結晶メモリを提案している．実際にシリコン微結晶をゲート絶縁膜内に有するメモリデバイスを試作し実測を行うことにより，このメモリが将来の高集積メモリに適していることを確認している．

第8章は，「Practical Nano-Crystal Memory with Superior Retention Time and Integration」（優れた保持時間を有する実用的な微結晶メモリとその集積化）と題し，最新のDRAMプロセス技術を利用した世界で初めての微結晶メモリ集積化を行っている．特に保持時間確保のため，新しくプロセス中のフッ素を利用してゲート絶縁膜のストレス耐性を強化する方法を提案し，実験によりその有効性を示している．

第9章は「Discussion and Conclusions」（考察と結論）であり，本論文の結論を述べるとともに，高集積メモリの将来動向に言及している．

以上のように本論文は，微細化された高集積DRAMメモリセルにおいて保持時間を改善する種々のプロセス技術を提案・実証するとともに，将来の有望な高集積メモリである微結晶メモリを初めて集積化し，保持時間の改善が可能なプロセス技術を提案・実証したものであって，電子工学上寄与するところが少なくない．

よって本論文は博士（工学）の学位請求論文として合格と認められる．