ビデオカメラ用固体撮像素子を標準TV用からHDTV、UDTV-0用とする事を目指し、雑音、消費電力、高密度化についての研究を行った。

入力を転送MOSFETのソースに出力をゲートに接続した反転増幅・器を付加した加速転送回路において、従来の熱雑音を雑音源とするバケットブリゲード転送の雑音モデルに反し、反転増幅器のドライバMOSFETのチャネル長を長くすると雑音電荷が小さくなることが見出された。この現象を含め、種々のデバイスパラメータの影響を、1/f雑音を雑音源とした時問領域雑音モデルにより説明できた。さらに本モデルに基く低雑音化手法の適用により、雑音はバケットブリゲード転送の理論的下限の約1/1.6となった。これは、雑音の緩和効果が強く起きるため生じる。水平走査電荷転送方式の増幅器雑音低減効果とあわせ全雑音は標準用TV素子で従来のMOS型素子の1/2.5にあたる690電子とできた。

ついで、各列毎に増幅器と相関2重サンプリング(CDS)回路を設けた列並列差動列増幅方式MOS型素子を提案検討した。1/f雑音を考慮した相関関数を用いたサンプリグ系の雑音モデルにより、CDS回路を適用したCCD型素子出力回路の雑音特性をよく説明でき、CDS回路により除去されると考えられていた1/f雑音がCDS回路通過後も熱雑音と同等の寄与をする事を明らかにした。さらに、列並列差動列増幅では、主雑音源の列アンプ雑音通過帯域を標準方式では従来の1/6にできるが、雑音低減にはドライバに1/f雑音の小さなpチャネルMOSFETの適用が必要となる事を示した。雑音電荷はCDS回路によるリセット雑音除去効果と合わせ標準用TV素子で従来のMOS型の約1/16に当る106電子となる。このような低雑音特性と低消費電力特性のため、列並列差動方式は携帯電話用等のCMOS画素増幅型撮像素子の基本的読み出し方式となっている。

さらに、nチャネルMOSFETの1/f雑音電力密度がn+拡散層形成のための砒素打ち込み時にフッ素イオンを打ち込むと1桁以上低減することを見出した。接合逆バイアス電流、しきい値電圧のフッ素打ち込み量依存性との相関から、この効果は、フッ素がポリシリコンを介してゲート酸化膜に打ち込まれ、界面に近い酸化膜中の電子トラップが減少するため生じると考えられる。CCD型素子出力回路ヘフッ素打ち込みを適用すると1/f雑音の寄与は殆どなくなり、熱雑音が主雑音源となる。HDTV用素子では雑音を43電子から37電子とできる。

他方、実効チヤネル長0.9~4.4μmのMOSFETの雑音特性を測定した所、MOSFETのタイプによらず実効チャネル長が2~3μm以下となると熱雑音係数が実効チャネル長の2乗に反比例して増加した。相互コンダクタンスのゲート電圧依存性が飽和することから、この増加は、S.K.KimとA.VanDerZie1等の指摘した様に短チャネル化に伴う電界による移動度低下のため生じると考えられる。熱雑音係数の増加と相互コンダクタンスの向上が相殺されるため、電荷を検出する増幅器のチャネル長を小さくしても雑音電荷は減少しない。

消費電力に関しては、CCD型撮像素子において第2pウェルより深く濃度の低いnウェルの濃度を増加すると、最小フリンジ電界が約1ケタ強大きくなり、電極下空乏層幅が無限大時の理論限界値に達する事を2次元電位数値解析により見出した。この現象は、ウェル内p型中性領域の濃度が低下し、ウェルが完全に空乏化するために生じる。また、ウエル空乏化時に、単位面積当たりの転送容量は変化せず、スミア電荷を低減できる。この従来にない特質により垂直CCD最大電荷転送能力を従来の1.6から2.2倍とし、かつ、垂直CCDに漏れ込むスミア電荷を低減しつつ、1インチHDTV用37MHz水平CCDの駆動電圧を6Vとし、消費電力を従来の1/7の230mWとできる。

以上の自由電荷の転送特性にっいての解析結果に比し、nウェルによりウェルを空乏化した電極間隙100nmの重ね合わせ電極構造を持つ埋め込みチャネルCCDの非転送効率は数桁大きかった。この現象は電極間隙部の2次元電位解析電位ウェルモデルにより説明できた。従来の考え方に反し電位ウェルが発生したのはチャネル層の濃度が高いと電位ウェルが深くなるためである。なお、本研究の報告後重ね合わせ電極構造における電位ウェル低減のため、斜めイオン打ち込み、不純物分布の最適化と層間酸化膜の薄膜化がなされた。

他方、ゲート電極とドレイン拡散層の間にゲート電極と重ね合せ部を有するバッファ電極を設けたテトロード構造では、問隙部で約3桁少ないキャリア注入により従来と同等の特性劣化が生じ、また、相互コンダクタンスを従来と等しくするにはバッファチャネル電圧をゲート電極が飽和動作するに必要な電圧より高くしなければならない。前者は層間絶縁膜膜質が悪いため、後者は間隙部電位の由のため生じる。しかし、バッファチャネル電圧を印加可能な最大電圧とした時の相互コンダクタンスはアナログ動作に必要な低いゲート電圧では従来と同等となる。以上の結果、実効チャネル長を従来の2.4μmから0.9μm以下とし、HDTV用CCD型素子出力回路消費電力を2チャンネルで58mWと従来の1/3にできた。

インターライン転送CCD型撮像素子の画素密度向上のため、電界効果により信号を読み出すために必要とされていたフォトダイオードn層のボリシリコン電極エッジへの自己整合形成を廃し、第2pウェルとCCDチャネルn層のイオン打ち込み前にフォトダイオードn層を拡散し両層の深さを従来の1/2とし、フォトダイオードn層を基板内に完全に埋め込んだ画素構造を検討した。従来の知見ではこのような構造では信号読み出しは不可能であると考えられていたが、画素サイズ7.3μmx7.6μmの試作素子では、残像は従来と同等の読出し電圧10Vでほぼなくなった。これは、バンチスルー現象が生じたためと考えられる。高密度化に必要な諸特性については従来のモデル通りの改善を得られた。画素サイズ5.0μmx5.2μmの2/3インチ200万画素素子の特性を評価し、消費電力の小さなインターライン転送方式を用い、スミア抑圧比を88dBと1/44のスミア低減効果を持つフレームインターライン転送方式と同等とし、飽和信号電荷量を1.1x105電子と従来の2.8倍にすると共に、暗電流を7電子と従来の1/3にできる事を示した。このような特質により、パンチスルー読み出し構造は、高密度CCD型撮像素子の基本構造として広く用いられている。

他方、ゲート酸化膜を薄くすると、ピンニング時にビンニング電圧の絶対値にだけに依存する暗電流の発生が見られた。この現象は、ピンニング動作時に生じる界面最大電界がピンニング電圧を酸化膜厚で除した値により決定され、この電界によりブレークダウンが生じるためである。ブレークダウン電流を許容値以下とするにはチャネル内電界を0.6MV/cm以下とする必要があり、単位面積当たりの最大転送電荷量はパンチスルー読出し構造の1.5倍が限界値となる。

以上を踏まえ、列並列差動列増幅方式多重電位井戸転送CCD型撮像素子を提案し、画素サイズ3.7μmx3.8μmの1/2インチUDTV用素子を検討した。多重電位井戸転送では、シフトレジスタを用い多相の転送パルスを垂直CCDに印加し、多電極からなるステージを設け、各ステージを2信号電荷と2スミア電荷を転送する4個の電位井戸で構成している。ステージにより、電荷は水平帰線期間だけ転送され、従来の分散転送の様な転送パルスと行選択パルスの映像信号への混入はない。空乏化ウェル構造と電位ウェル補正層により37MHzの電荷転送が、WSi/ポリシリコン電極一アルミシャント構造とバッファ回路により37MHzの駆動パルス印加が可能である。従来の3相駆動では独立読出しにより2/3に低下する最大転送電荷量を14電極転送により1.6x105電子と実質的に無制限とし、飽和信号電荷量を3.4x104電子と従来の約1.2倍とできた。また、スミア抑圧比を、掃き出しにより15dB向上し、単層金属電極による多重反射防止効果と合わせ、92dBと許容限度以上とできた。開口率は40%となった。さらに、パンチスルー読出し構造により暗電流はフォトダイオード面積に比例し減少し60℃で2電子となる。

また、本素子では、列並列差動列増幅方式を適用した。データレートが1/2のHDTV用CCD型素子に対し、列増幅器帯域を1/50以下とできるが、全雑音は18電子と2/3程度となるに留まる。全消費電力は196mWと1/2.3と小さい。列増幅器と水平走査回路を合わせた消費電力は79mWと水平CCDの消費電力の1/4となる。他方、電荷増幅により電流電圧利得を従来の1/20とでき広帯域化にもかかわらず消費電流を標準TV用と同等にできるため、外部増幅器消費電力は100mWとなる。

一方、パンチスルー構造を画素に用いた単層CCD-CMOSプロセスでは、従来困難とされていたチヤネル長2μ皿以下の微細CMOSとCCD画素部と同一チップ上に集積化し、本素子を製造可能とできる事を見出した。これは、CCD電極の単層化によりLDD用高精度のサイドスペーサー形成が可能となり、パンチスルー・読み出し構造により電極形成後の高温の拡散がなくCMOS部の各不純物層への熱負荷をべ一スとしたCMOSとほぼ同一とできるためである。本プロセスのフォト工程は37とCCD型素子に比べ約3割の増加に抑えられる。

本論文は「固体撮像素子の高精細化に関する研究」と題し、2次元固体撮像素子の高性能化に関する研究をまとめたものである。2次元固体撮像素子は、民生用ビデオカメラでの利用のために大量に生産されてきたが、次世代の超高精細映像システムに応用するためには、低雑音化、高速低消費電力化、高密度化など、固体撮像素子性能の抜本的な向上が必要であった。本研究において、論文提出者は撮像デバイスの基礎研究に基づく雑音と消費電力の低減に加え、微弱な電荷を増幅・転送する新しい回路方式の考案によって、超高精細映像システムに必要な条件を満たす新しい固体撮像素子技術を確立した。

論文は6章から成っている。

第1章は序論であり、本研究の背景となる固体撮像素子の技術史を概説し、高精細映像システムを実現するための条件の精査、具体的な目標設定および本論文の構成にっいて述べている。

第2章は、「2次元固体撮像素子の低雑音化」と題し、従来考慮されていなかったMOSFETの1/f雑音を考慮した雑音のモデル化と最適化について述べている。バケットブリゲード転送過程における雑音解析において、転送電荷量のゆらぎを記述する方程式に雑音を電圧源として取り込むことで、1/f雑音を含む新しい解析式を導出している。この解析式により、従来の雑音モデルでは説明できなかったデバイスパラメータの影響を説明できることを示した。さらに、本モデルに基づいた最適化の解析から、反転増幅回路を付加すると、緩和効果が強まり、従来の理論的下限以下の雑音が得られる事を実証した。また、増幅器出力をサンプリングした時の雑音を、相関関数を用い1/f雑音を考慮しモデル化し、各列毎に相関2重サンプリング回路を設けた列並列差動方式の雑音を検討した.この解析から、低雑音化には1/f雑音の小さなMOSFETの使用が不可欠であるという重要な知見を導きだしている。さらに、筆者は、nチャネルMOSFETの1/f雑音電力密度が、n+拡散層形成のための砒素打ち込み時にフッ素イオンを打ち込むことにより、界面に近い酸化膜中の電子トラップを減少させ、雑音電力の1桁以上の低減につながることを見出している。本研究で提案された列並列差動方式は、現在、CMOS画素増幅素子に広く適用されている。

第3章は、「2次元固体撮像素子の低消費電力化」と題し、CCDの高速低消費電力化を目的としたデバイス構造の最適化について述べている。2次元電位解析により、過剰電荷排出用のnウェルの濃度を増加すると、CCD直下のウェルが完全に空乏化し、電極下電位勾配の最小値を示す最小フリンジ電界が約1ケタ以上大きくなり、電極下空乏層幅が無限大時の理論限界値に達することを見出している。しかも、ウエル空乏化時に、単位面積当たりの転送容量は変化せず、スミアと言われる偽信号の増加もないという従来の手法の短所を解決する特質を有することも示された。また、CCDチャネル層の高濃度化により、98nmの重ね合わせ電極間隙部にも電位ウエルが発生し、転送効率が劣化することを明らかにしている。

第4章は、「2次元固体撮像素子の高密度化」と題し、低照度撮像時の画質劣化要因となる暗電流の低減を目的とした界面不活性化技術について述べている。筆者は、撮像素子の暗電流が、界面の空乏化を防止することによる生成再結合中心の不活性化により減少することに着目し、フォトダイオードn層を全て半導体基板内に埋め込むことにより、低暗電流を実現している。さらに、埋め込み化により従来の表面電界効果による信号読出しは不可能となるが、パンチスルー効果による信号読み出しがこの構造では可能であることを見出すことによって、低暗電流特性と高飽和信号電荷量を両立する撮像素子の開発に成功している。このデバイス構造は現在、CCD型撮像素子に広く利用されている。

第5章は、「列並列差動列増幅方式多重電位井戸転送CCD型撮像素子」と題し、前章までの結果を総合した超高精細撮像システムの第1ステップ用素子の基本設計、プロセス、素子特性について述べている。本素子では、垂直CCD列毎に設けた列増幅器に列並列差動方式を適用し、雑音と消費電力を低減している。さらに、各画素にはパンチスルー効果を利用した界面不活性化技術を適用し、ウエル空乏化により垂直CCDを高速化し画素を縮小することを可能としている。

第6章は、本研究の成果の要約と目標の達成度に関する考察である。

以上を要約すると、本研究は、低雑音、高速低消費電力、低暗電流高密度という高精細化に必要な特長を備えた新たな固体撮像素子の実現を目指して、撮像デバイスにおける雑音解析、デバイス構造の最適化、暗電流低減および高速電荷転送を実現する回路方式の提案など多岐にわたる研究開発を行った成果であり、超高精細映像システムの実現に大きな寄与があったと評価できる。また、これらの研究成果は、超高精細撮像システムへの利用に留まらず、光計測分野での微弱光を高速かつ高空間分解能で撮像する技術一般にも寄与するものであり、物理工学としての貢献が大きい。

よって、本論文は博士(工学)の学位申請論文として合格と認められる。