近年の大規模集積回路においては微細加工技術の進歩に伴い発熱の限界やトランジスタ耐電圧の問題により電源電圧が低下している。Vddを下げるのみでは回路の速度が低下することになるのでVddとVthを同時に下げることが必要となる。しかし閾値を下げるとMOSサブスレッショルドのリーク電流が増加し、Ileakによるスタティック消費電力が増大する。そのためVddに比例してVthを下げることは現実的ではない。そのため従来型スタティックCMOS回路は低いVddに対し不利な方式となってくる。これに対する回路方式としてパストランジスタ型回路が広く研究されている。パストランジスタ回路ではリーク電流の発生源となる電源からGNDへ至るパスがCMOS回路より少ないため、Vthを下げてもリーク電流の影響がより小さいと考えられる。

　CPLのようなパストランジスタ回路は高速回路方式の一例である。CPL回路ではnMOSトランジスタで構成されたパストランジスタ回路の出力信号をインバータを用いて信号回復している。しかし極低電圧回路においては、インバータによる信号回復回路を持つ回路方式では立ち上がり時間の増大やリーク電流の発生という問題が生じる。また、インバータはその閾値を超えなければ出力に変化が起こらないので、低い電源電圧においては不利である。リーク電流を防ぐためにpMOSトランジスタを使ったDPL回路もあるが、この方式では入力キャパシタンスが大きくなり遅延時間の改善が望めない。

　信号回復回路としてメモリ回路に用いられるセンスアンプをパストランジスタ回路に適用した例も発表されている。センスアンプは大きく分けてクロックの必要なものとクロック不要のものがある。クロック不要なものは常に電流を消費する差動アンプを基本にしているが、これは電力消費の点で不利である。また、ネガティブインピーダンスとしてのセンスアンプは信号遷移の閾値があるため、信号伝達の動作が遅い。

　クロックの必要なセンスアンプとして、例えばエッジトリガ型センスアンプを用いた場合には、定常電流は消費されない。しかし負荷容量が大きいことや、低電源電圧における低速動作が問題となる。

　遅延時間を削減する新しい手法として本研究では、エッジトリガ型センスアンプをパストランジスタ回路に適用した回路を提案した。

1 ブースタを用いたCPL回路

　ブースタを用いたCPL回路は、パストランジスタチェーンの中間段において、信号回復を行なう回路方式である。

　パストランジスタを駆動すると、トランジスタのオン抵抗を通過しながら、配線容量が充電されてゆく。これは入力端に近い方は早く充電されて電位が上がるのが早いが、入力端から遠くなると電位が上昇するまでに時間がかかる。そこで中間の適当なノードにブースタを置き、ここにある程度電位差が生じた段階でこのノードをフルスイングさせる。これによって信号の伝達途中で信号振幅を回復し、信号伝搬にかかる時間を短縮させることを目的としている。

　ここで述べた回路方式を実現するため、図1の回路を提案する。本回路はnMOSトランジスタによるパス論理回路と、中間ノードの信号回復を行なうためのブースタ回路、最終段のセンスアンプからなっている。端子S2につながるトランジスタはイコライズ時のリーク電流を防止するためのカットオフトランジスタである。S1、S3はセンスアンプが動作する時にパストランジスタから切り離すためのトランジスタである。

　16bit加算器に適用した例では、従来のCMOSと比べ1.5Vで約2.5倍の速度で動作した。動作速度を250MHzと固定して比較すると、消費電力は約2.8分の一となった。ブースタ回路を駆動するタイミング信号を自動生成する回路を提案した。しきい値と電源電圧をそれぞれ10%変化させても動作した。

2　キャパシタ分離型パストランジスタ回路(CSPL回路)

　パストランジスタとセンスアンプをキャパシタを用いて接続する回路方式をCSPL回路(Ca-pacitor Separated Pass-transistor Logic)として提案した。

　CSPL回路とはセンスアンプとパストランジスタ回路をキャパシタで接続した図2の回路方式である。このキャパシタによりセンスアンプとパストランジスタの待機時の電位を切り離すことができるため、電源電圧とバイアスをパストランジスタ部とセンスアンプ部において独立に設定することができる。従来のキャパシタ分離されていない方式ではセンスアンプが動作する際にはパストランジスタも同時に駆動してしまうこととなるが、ここにキャパシタが入っていることにより、センスアンプから見た負荷は小さくなる。

　パストランジスタを構成しているnMOSトランジスタは、ゲートへの信号入力とドレイン(ソース)への信号入力がある。信号を伝達するのはドレイン電流であるから、遅延時間を短くするためにはゲート電圧(Vgs)を大きくしてドレイン電流(Id)を大きくすることが必要である。ゲートに加える電圧(Vg)の上限はVddであるから、ソースの電位(Vs)を低く保つことによりパストランジスタ部の遅延時間は短縮される。ソース電位を低く保つため、パストランジスタの各ノードを演算ごとにGndレベルにディスチャージを行なう。これにより、直前の演算結果が次の演算時間に影響を与えることがない。

　カップリングキャパシタにはトランジスタのゲート容量を用いた。

　8bitパリティージェネレータを作成し、HSPICEによるシミュレーションを行なった。提案回路の遅延時間は、3.3Vにおいては従来の回路と比べ遅延時間が19%少ない。CSPL回路においてセンスアンプ部のみ3.3Vを与えながら、パストランジスタ部の電源電圧を下げると1.5Vにおいては3.0倍、1.2Vにおいては4.2倍の速度で動作した。

　本回路方式を用いて32bit加算器を設計し、チップ試作を行なった。

3 オフセット電圧自己補償型センスアンプ回路を用いたCSPL回路

　CSPL回路はトランジスタ閾値のばらつきなどでセンスアンプにアンバランスが生じた場合には、動作速度を下げて信号伝達時間を確保し、十分な入力電位差を得ることしか対策がとれなかった。ここで提案する回路は、センスアンプのアンバランスをオフセット電圧という形で生成し、それを自己補償する機能を持ったセンスアンプを使用する。

　図3に、オフセット電圧自己補償型センスアンプ回路の動作原理を示す。図3(左)は動作前に行なうオフセット電圧の生成過程である。センスアンプを構成する二つのインバータは入出力を短絡し、短い時間通電することにより、各インバータの閾値電圧をキャパシタにチャージする。パストランジスタに信号入力があると、センスアンプを図3(右)の形とし、ネガティブインピーダンスを構成することにより入力信号の増幅を行なう。

　パストランジスタ回路としてXORゲートによるパリティージェネレータを作成しシミュレーションで評価した。パストランジスタ部は低い電圧で動作している時もセンスアンプには一定の電圧が供給されていれば、高速動作が可能であることを示した。電源電圧0.5Vにおいては、センスアンプのみ1.0Vの電圧を与えることで、CMOS回路に比べ2.1倍の速度で動作した。

　本回路の特徴であるオフセット電圧補正の性能を評価するため、センスアンプを構成するトランジスタに対し、オフセット電圧が最大となるように、トランジスタのゲート幅にばらつきを与えた。本回路は構成トランジスタにばらつきがある場合でもそれを自動修正し、動作を行なえることを確認した。

　本回路のチップ試作を行ない動作検証を行なった。

図1 ブースタを用いたCPL回路

図2 提案する回路方式 CSPL

図3 オフセット電圧の生成方法

　本論文は「高速CMOS回路方式と最適化手法」と題し、大規模集積回路の微細化の結果もたらされた低電源電圧制約下での新しい高速パストランジスタ論理回路方式について研究したもので、七章より構成ざれている。

　第一章は序論であり研究の背景と研究の目的を述べている.従来の相補型パストランジスタ技術(CPL)やその改良型についてその動作速度やリーク電流等の問題点を分析し、エッジトリガ型センスアンプを用いた新しい高速・低電源電圧向き回路方式の必要性を明らかにしている.

　第二章は「ブースタを用いたCPL回路」と題し、パストランジスタ部の論理信号伝搬経路上に信号振幅を回復するブースタを挿入したCPL回路を提案している。これはnMOSトランジスタによるパストランジスタ部の中間段に信号振幅を回復するブースタ回路を挿入すること、パス全体の信号伝搬時間を短縮することを目的とし、最終段のエッジトリガ型センスアンプで出力を得ている。本方式を16bit加算器に適用した例を示し、従来のCMOS論理回路に比較して、電源電圧が1.5Vで約2.5倍の動作速度が得られることを示している。また消費電力の点でも250MHzの動作周波数において従来型CMOS論理回路に比較して約3分の1となることを示している。さらにトランジスタのしきい値と電源電圧ばらつきに対する特性劣化についても評価し10%程度の変動に対しても動作可能なことを示している。

　第三章は「CSPL回路 キャパシタ分離型パストランジスタ回路」と題し、論理を決定するパストランジスタ部と信号振幅を回復するセンスアンプ部とをキャパシタを用いて接続する回路方式(CSPL Capacitor Separated Pass-transistor Logic)を提案している。CSPL回路ではセンスアンプ部とパストランジスタ部をキャパシタで直流的に遮断して待機時のバイアス電位を分離し、それぞれに最適な電源電圧とバイアス電位を独立に設定できることに特徴がある。またセンスアンプから見て負荷容量として機能するパストランジスタ部の容量が分離用キャパしタンスと直列になっているため、実効負荷容量が小さくなることで高速動作が期待できることを述べている.本回路方式を用いて8bitパリティー発生回路を設計し回路シミュレーション評価を行なった結果、提案回路の遅延時間が電源電圧3.3Vにおいて従来回路と比べ20%程度削減されることを示すとともに、CSPL回路の特徴を活かし、センスアンプ部には電源電圧3.3Vを与えつつパストランジスタ部の電源電圧をさらに下げることで、1.5Vにおいて約3倍、1.2Vにおいては約4倍の高速動作を実現できることを示している。さらに試作した8bitパリティージェネレータ回路の実測結果からもCSPL回路方式は従来のCMOS回路より約1.7倍速く動作することを示している。

　第四章は「CSPL回路方式による32bit加算器の設計評価」と題し、CSPL回路方式を用いて32bit加算器を設計試作した実験結果について述べている.実験結果はシミュレーション予測値よりも若羊劣るものの従来型回路に比べて低電源電圧に有利性を保つことを述べている。ここではまたデバイスパラメータのばらつき耐性についても評価し、トランジスタしきい値のばらつきに対する速度劣化を検討している。しきい値ばらつきが±20mV程度の場合、電源電圧5Vでは遅延時間にしておよそ20%程度の遅延時間増加を見込めば確実に演算ができることを述べている。

　第五章は「オフセット自己補償型センスアンプを用いたCSPL回路」と題し、トランジスタのデバイスパラメータばらつきを自己補償する機能を持つセンスアンプ回路方式について提案しでいる。センスアンプを構成する二つのインバータを待機時に入出力短絡することで各インバータ論理しきい値を分離用キャパシタに記憶する方法であり、これによりトランジスタのデバイスパラメータばらつきの影響を緩和している。また本方式の回路実現例としてパリティー発生回路を設計しシミュレーション評価した結果、ゲート長が0.1μmにおいても高速動作が可能であり、パストランジスタ部の電源電圧0.5Vでセンスアンプ部の電源電圧が1.0Vの場合、従来型CMOS回路に比べ2.1倍の速度で動作することを示している。さらに試作実験結果についても述べており本方式の有効性について述べている。

　第六章は「CSPL回路の解析による評価」と題し、本研究のシミュレーション評価結果の妥当性を検証するため、各回路方式について解析的手法により遅延時間の評価を行い、本研究での提案手法の有効性を述べている。

　第七章は「結論」であり本論文の研究成果をまとめている。

　以上、本論文は大規模集積回路の低電源電圧向き高速論理回路方式としてエッジトリガ型センスアンプを用いた新しいパストランジスタ回路方式を提案し、シミュレーションおよび試作評価実験によりその有効性を示したもので電子工学の発展に寄与する点が少なくない。

　よって本論文は博士(工学)の学位請求論文として合格したものと認められる。