LSIの性能は、そのキーデバイスであるMOSFETの微細化によって過去30年以上に渡って向上し続けてきたが、現在のデバイススケーリング技術は今後オフ電流の増大によるスタンバイ消費電力の問題に直面することが知られている。ゲート長が0.1μm以下の領域になると、MOSFETのオフ電流は、1)電源電圧Vddの低下に伴う閾値電圧Vthの低下によるサブスレショルドリークの増大、2)ゲート酸化膜の薄膜化によるゲートトンネルリークの増大、3)halo構造など急峻なチャネルプロファイルに起因する接合リークの増大により、増加の一途を辿ることが知られている。特にサブスレショルドリークによるオフ電流はオン電流と本質的なトレードオフの関係にあるため、デバイス技術による低消費電力化と高速化の両立は困難を極めることになる。そこで、本研究では回路との協調技術によって、従来のデバイス技術が直面するオフ電流増大の問題を解決し、低消費電力でかつ高性能なLSIを実現することを目的とする。ここで、これまでの回路技術による低消費電力化のアプローチの多くは、既存のデバイス技術の上でいかに消費電力を小さくするかという、いわゆる「回路設計のレベル」でのアプローチであったが、本研究ではそれを「デバイス設計のレベル」に掘り下げることにより、従来の回路設計によるアプローチが直面する問題点を解決するとともに、そのメリットを最大限に引き出すデバイス設計の指針を示すことを目的とする。特に本研究では以下の2つの要素技術に着目する。

　(1)スタンバイリーク削減技術

　(2)閾値電圧可変技術による低電圧回路の高速化技術

　スタンバイ時の消費電力を低減するための回路技術はこれまでにいくつか提案されているが、いずれの回路方式もデバイスの微細化および電源電圧の低下によってその優位性が損なわれることが知られている。そこで、本研究では、従来の回路技術が直面する問題を解決し、極めて小さなスタンバイ消費電力を実現する新しい回路方式、Boosted Gate MOS (BGMOS)を提案する(図1)。CMOS回路部をゲート酸化膜が薄くVthが低いデバイスで構成することにより、低いVddでの高速動作を実現するとともに、Vthが高くゲート酸化膜が比較的厚いMOSFETをリークカットオフスイッチ(Leak cut-off Switch : LS)としてCMOS回路に直列に接続することでスタンバイリークの低減を図る。この回路方式は、Vthが低いデバイスで構成されたCMOS回路にVthが高いスイッチを直列に付加するMultiple Threshold voltage CMOS (MTCMOS)に類似した構成となっているが、LSをVthが高くゲート酸化膜の厚いMOSFETで構成することで、サブスレショルドリークだけでなく、MTCMOSでは抑制できないゲートリークを抑制することが可能となる。また、アクティブ時にはVddより高いゲート電圧で駆動することによって、ゲートオーバードライブ(Vgs-Vth)を大きくし、低電圧化によってMTCMOSが直面するエリアペナルティの問題を解決する。ここで、LSに用いるゲート酸化膜を回路部のデバイスと比較して厚くしているため、酸化膜の信頼性の問題は生じない。

　本方式の有用性を検証するために、SPICEシミュレーションによってアクティブ時の性能を維持するために要するエリアペナルティおよびスタンバイ消費電力を見積もった(図2,3)。これらのシミュレーション結果より、提案するBGMOSは従来の回路方式(MTCMOS)と比較して、充分小さなエリアペナルティで極めて小さなスタンバイ消費電力が実現できていることが分かる。BGMOSは従来のデバイス技術が直面する問題を回路技術によって解決する一方で、従来の回路技術が直面する問題をデバイス設計の再検討によって解決しているという点で、デバイス技術と回路技術の溝を埋める技術と考えられる。

　次に、閾値電圧可変技術による低電圧回路の高速化について述べる。閾値電圧可変技術であるVariable Threshold voltage CMOS (VTCMOS)は基板バイアス効果を利用することによって、Vthをアクティブ時とスタンバイ時で切り替えて、高速動作と低リーク電流を両立する回路方式である。ただし、前述の通りVddの低下によりアクティブ時のVthは低下の一途を辿るために、スタンバイ時のオフ電流すなわちVthを一定に保つことは基板バイアスの制約上から困難である。ただし、VTCMOSを与えられたオフ電流の条件の下で高速動作が必要なときにのみVthを低下することによってオン電流の向上を図るための技術と考えるとスタンバイ時のVthを必ずしも一定とする必要がなく、また、低Vdd化とともにオン電流のVth依存性が強くなるためにVthの変化量をひいては基板バイアスの変化量を低減することが可能である。

　ここで、高速化のための技術という観点からVTCMOSに用いられるデバイスの最適設計について考えてみる。VTCMOSが利用する基板バイアス効果はデバイスの駆動力を劣化させることが知られているために、(基板バイアスを変化させることを前提としない)通常のデバイス技術ではその効果を抑える方向でデバイス設計がなされる。すなわち、一般のデバイス設計指針によって作製されたLSIにおいてはVTCMOSのメリットを最大限に享受することができない可能性がある。本研究では、この駆動力とVthの制御性のトレードオフを明らかにし、VTCMOSの性能を最大限に引き出すためのデバイスの設計指針を示すことを目的とした。特にデバイスにおける基板バイアス効果の大きさを示す指標である基板バイアス係数(γ)に着目して、その最適設計をデバイスシミュレーションによって明らかにした。

　図4は、スタンバイ時(高Vth時)のオフ電流を一定としたときのアクティブ時(低Vth時)のオン電流とγの関係を示したものである。基板バイアスの変化量(|ΔVbs|)をパラメータとした。図より、|ΔVbs|が0Vを含めて小さい領域では従来の設計指針が示すようにγの値は小さいことが望ましいが、|ΔVbs|がある程度大きくなるとγが大きなデバイスのメリットが得られることが分かる。ここで、γの最適設計が逆転する境界となる基板バイアス(Vo)は、γが大きくなることによるデバイス特性(駆動力)の劣化がVthの変化量が大きくなることによって補償されるのに必要となる基板バイアスと考えることができる。図5にVTCMOSにおけるデバイスの設計指針を従来の指針と併せて示す。VTCMOSの性能を最大限に引き出すためには、|ΔVbs|をVoより大きくするとともに、γの値を大きくすることが不可欠である(図6)。また、世代が進むにつれてVoの値は小さくなるため、基板バイアスの変化量を低下させる必要がある将来のLSIにおいてもγの大きなデバイスをVTCMOSに用いることの優位性が維持されることが分かった。

　以上の議論はデバイス性能の観点からなされたものであるが、基板バイアス効果は多数のMOSFETが直列接続され、アクティブ時にも基板バイアス効果が現れる縦積み回路などの性能を劣化させることが知られている。そこで、Mixed-modeのデバイスシミュレーションによって、縦積み回路の性能(オン電流)とγの関係を調べた。その結果、境界となる基板バイアス(Vo)の値がわずかに増加するだけで、縦積み回路においてもγの大きなデバイスの優位性が保たれることが分かった。また、基板バイアスを充分大きく変化できる場合においては、そのメリットが失われるどころかむしろ大きくなることが分かった。これは、VTCMOSによる低Vth化にデバイスのオン電流向上の効果に加えて縦積み回路による電流の減少率(Degradation factor, Fd)を低減する効果があるために、より低いVthを実現することが可能であるγの大きなデバイスのメリットが、これらの二重の効果によって大きくなることに起因する。また、この低Vth化によるFdの低減効果は、デバイスの速度飽和現象により見かけ上のドレイン飽和電圧(Vdsat)が低下することに起因することが分かった。

図1　提案するBGMOSの模式図

図2　エリアペナルティのトレンド

図3　スタンバイ消費電力のトレンド

図4　アクティブ時のオン電流と基板バイアス係数の関係

図5　VTCMOSのデバイス設計指針

　本論文は,「Device/Circuit Cooperation Scheme for Low Power and High Performance VLSIs」(和訳:低消費電力・高性能VLSIのためのデバイス・回路の協調技術に関する研究)と題し,英文で書かれている.本論文の目的は,将来の大規模集積回路(VLSI)が直面する消費電力増大の問題を,デバイスと回路の協調技術によって解決を図る方法を述べたものであり,全7章より構成される.

　第1章は「Introduction」(序論)であり,LSIの消費電力の増大,特に電源電圧が1V以下まで低下した場合のスタンバイ電力増大の問題は,デバイス単体では解決不能であることを示すとともに,回路との協調が必須であることを述べ,本論文の背景と目的を明確にしている.

　第2章は,「Circuit Schemes for Low Power and High Performance LSIs」(低消費電力および高性能LSIのための回路形式)と題し,従来の低消費電力回路形式をレビューするとともに,これらの回路の問題点を指摘している.

　第3章は,「Extremely Low Stand-by Power by Boosted Gate MOS」(ブーストゲートMOSによる超低消費電力化)と題し,従来の回路技術の問題点を解決して極めて小さなスタンバイ消費電力を実現する新しい回路方式Boosted Gate MOS (BGMOS)を提案している.この方式では,高速動作するCMOS回路に直列にリークスイッチを挿入し,そのスイッチはしきい値電圧を高く,ゲート絶縁膜を厚くして高いゲート電圧を印加する.この方式により,高速性を保ちつつスタンバイ電力が将来にわたって大幅に削減できることをデバイスシミュレーションと回路シミュレーションにより明らかにした.

　第4章は,「High-Speed Mode VTCMOS and Its Scalability」(高速モードVTCMOSとそのスケーラビリティ)と題し,低消費電力回路形式として注目されているVariable Threshold Voltage CMOS (VTCMOS)のスケーラビリティについて議論している.従来の考えとはことなり,VTCMOSによる低消費電力化にはスケーラビリティがなく,VTCMOS回路は高速用途に用いるべきであることを初めて示した.

　第5章は,「Methodology of Device Design for VTCMOS」(VTCMOSのデバイス設計法)と題し,VTCMOSに適したデバイスの設計について議論している.従来の回路では,基板バイアス効果はデバイス性能を劣化させるため低く抑えられていた.ところが,VTCMOSでは基板バイアスを大きく印加できる場合には,逆に基板バイアス定数を大きく設計した方が有利であることを初めて示した.また,臨界基板バイアスの存在とその起源,およびトレンドも明らかにした.

　第6章は,「VTCMOS in Series Connected Circuits」(直列接続回路におけるVTCMOS)と題し,直列に接続された縦積み回路におけるVTCMOSの特性について議論している.縦積み回路においては基板バイアス効果により性能が劣化することが一般に知られている.ところが,従来の回路とは逆に,VTCMOS回路では縦積み回路においても基板バイアス定数の大きなデバイスの優位性が維持されるばかりか,その優位性が高まる可能性があることを示した.この効果はしきい値電圧の低下およびデバイスの速度飽和現象に起因することを初めて明らかにした.

　第7章は「Summary and Conclusions」(まとめと結論)であり,本論文のまとめと結論を総括している.

　以上のように本論文は,増大するLSIの消費電力の問題を解決するため,低消費電力回路形式をデバイスサイドから考察して最適なデバイスを明らかにするとともに,デバイスと回路の協調技術によって消費電力を大幅に抑制する新しい手法を提案してその有効性を実証したものであって,電子工学上寄与するところが少なくない.

　よって本論文は博士(工学)の学位請求論文として合格と認められる.