現代のコンピュータシステムにおいては階層記憶構造が幅広く用いられており、レジスタファイル、キャッシュメモリ、メインメモリなど様々なメモリが一つのシステムの中で用いられる。システム全体としての性能を高めるためには、このようなメモリシステムを高速化することが最重要課題である。マイクロプロセッサにおいては、拡大し続けるメインメモリとの動作速度の差を隠すために、各世代ごとにオンチップキャッシュメモリの容量は増大してきた。例えばプロセッサの動作電力の50%以上がキャッシュアクセスによって消費されているとの報告がある。このような状況を受け、メモリの低電力化の重要性は現在非常に大きくなっている。またバッテリ駆動型の携帯機器市場の拡大も低電力化を強く促す背景になっている。

　システムオンチップ(SOC)技術によって様々な回路ブロックが一つのチップ上に乗るようになった現在、DRAM主記憶もプロセッサと一体化してチップ化されることもしばしばある。しかしながら、多種多様な品種を短い期間に低コストで製造し、市場ニーズの変化に素早く対応するためにはSOCよりもシステムインパッケージ(SIP)の方が適している。本論文では高まるSIPの重要性を背景に、SIPのための低電カメモリシステムを提案する。

　本論文の第1節においては低電力メモリシステムの重要性と将来の課題について説明すると共に、本論文の位置づけを明らかとする。また本論文の構成を説明する。

　第2節では、SRAMにおいて問題になるデバイス欠陥による異常リ一ク電流の抑制(Abnormal leakage suppression,ALS)方式を説明する。LSIチップの大量製造工程においては、微小なゴミなどが原因で必ず不良チップができる。従来の冗長回路技術は書込み/読出し等の機能不良をおこしたセルを、冗長セルと置き換えることで歩留まりを上げてきた。しかしながら、セル部にできた欠陥が原因で異常なリーク電流が流れることがあり、そのような異常リーク電流に対しては既存の技術は解決策になってない。本ALS方式では異常リーク電流を抑制するために、リーク電流センサ回路、シフトレジスタ、ヒューズの三つの要素を新たにSRAMに搭載した。各セル電源線およびビット線電源線に流れるリーク電流は、リークセンサ回路によってモニタされる。ALS方式は三段階に分けられる。まず、スタンバイ時に流れる電流がある一定値以上であるか以下であるかによって、センサが1または0を出力する。次に、この出力データはシフトレジスタに送られ、一時的に保持される。このシフトレジスタの出力から0、1のビットパターンを読み出して、異常リーク電流が流れる行と列の位置情報を得る。最後に、故障箇所に対応するヒューズを切断し、その行または列を電源線から切り離す。0.6μmのCMOSテクノロジを用いてチップ試作を行い、測定を行った。1μA程度の異常リーク電流を検地、抑制することが可能であることが実験で確認された。本ALS方式による面積増加は4MbのSRAMでは1%以下になり、十分実用に耐えうる。同様の手法はDRAM等その他のメモリに対しても適用可能である。

　第3節および第4節では、欠陥のない通常のSRAMのセルにおけるリーク電力削減手法について説明する。電源電圧が0.5V付近まで下がる2016年ごろには、トランジスタのしきい値電圧は現行の0.6Vあたりから0.2Vまたはそれ以下にまで下がる。その際、最も重要な問題はSRAM全体の60%以上の面積を占めるセルアレイが消費するリーク電力である。SRAMでは動作時においても99.9%以上のセルは動作しておらず、データ保持のためにリーク電流を消費するので、セルアレイの電力は待機時のみならず動作時にも深刻な問題になる。第3節では、この問題を解決する一つの手法として、セル回路のトランジスタには高いしきい値電圧と高い電源電圧を用い、周辺回路は低いしきい値と低い電源電圧を用いた、二電源SRAM方式について説明する。低振幅のデコーダ出力を振幅変換してからワード線に供給する必要がある。そのための高速なレベル変換回路を考案した。従来型のPMOSクロスカップルを用いる回路に比べ、約50%程度遅延が低減されることが、試作チップ及びSPICEシミュレーションから確かめられた。二電源SRAM方式を搭載したSRAMチップを0.24μmのSOI CMOSプロセスで試作し、測定を行った。0.5V/1.0Vの電源電圧で400MHzの高速動作を確認できた。また、同様の方式を2R1Wのレジスタファイルにも適用し、やはり0.5V/1.0Vの電源電圧で400MHz以上の動作を確認した。

　第3節でのSRAMが従来のSRAMと異なる回路ブロックは、ワード線駆動前のレベル変換回路だけであったのに対し、第4節ではセル部の回路に改良を加えて低電力を達成する。本節では"Fine grain leakage control mechanism"とよばれる枠組みを導入する。これは、VTCMOSやMTCMOS等のリーク流削減手法では、動作時にアクセスされないセルのリーク電力を削減できないからである。本節のSRAMではより細かいレベルでリーク電流を抑制する。すなわち非活性なワード線につながるセルのリーク電力を削減する為に、ワード線に同期した"リーク電力制御信号"を新たに各行に加える。その制御信号としてセル電源線を用いる。非活性な行のセル電源線を低くすると、DIBL(Drain Induced Barrier Lowering)効果によってリーク電力が減る。同時にワード線電位を負電位にすることで、ビット線からセルに流れ込むリーク電流をも抑制する。このようにすることでセル部のリーク電力を約二桁下げることができる。本方式を実装するのには二種類の選択肢がある。一つはPMOS側からセルの電源振幅を制御する方法で、もう一つはNMOS側から制御する方法である。NMOS側から制御すると面積や遅延のオーバーヘッドが大きくなるが、書込み時のビット線を低振幅にして書込み電力を削減することも可能になる。本節では設計におけるトレードオフについても定量的に議論した。

　第5節ではメモリのインターフェイス部を低電力化するために、WSC(Wireless Superconnect)方式を提案する本方式では容量性結合を用いて二つのチップ間で信号をやりとりする。信号パッドは各チップの最上層部メタルで形成され、これらが接近することで容量が形成される。データの送受信には、NRZデータ信号をReturn-to-VDD/2に変換する回路及び小振幅な受信信号を増幅する回路を搭載した。パッドは保護幕に覆われており、ESD保護回路が不要な為、パッドにつく容量性負荷が小さく、高速動作にも寄与する。I/Oパッドはof 625pins/mm2の高密度で並べられ、各パッドは1.27Gbps/pin及び3mW/pinで動作することが試作したチップから確認できた。本節では、高速シリアルリンク、三次元実装、embedded DRAM、マイクロバンプ等の既存の技術に対する優劣についても併せて議論を行っている。

　第2節から第5節までの間に提案した方式は、将来の低電力高速メモリシステムを、短い期間でかつ安価に実現するために有効な回路設計手法になりうると考えられる。

　本論文は「Low-Power High-Speed Circuit Design for VLSI Memory Systems」(和訳:低電力・高速メモリシステムを実現する集積回路に関する研究)と題し、将来のVLSIメモリ実現上の問題点を解決する手法を提案している。特に、1ボルト以下という低電圧でも電力を低く抑えることのできるメモリ回路方式、及びメモリの高速かつ低電力な入出力インターフェイス方式を提示するもので、全7章で構成される。

　第1章は「Introduction」(序論)であり、近年の微細化・低電源電圧化に伴う消費電力の問題について述べるとともに、本研究の背景を述べ、目的を明確化する。

　第2章は「Overview of Memory Designs」(メモリ設計の概要)と題し、後続の章の為に、一般的なRAMの構成から、SRAMやレジスタファイルの回路設計について説明する。

　第3章は「Abnormal Leakage Suppression Scheme for Low Standby Current SRAMs」(低スタンバイ電流SRAMのための異常リーク電流抑制方式)と題し、デバイス欠陥に起因するリ一ク電流をなくす為の回路について説明し、試作した64KビットのSRAMの測定結果を併せて示す。

　第4章は「Dual Supply-Voltage SRAM and Register File」(2電源方式を用いたSRAM及びレジスタファイル)と題し、メモリ回路上で2種類の電源電圧としきい値電圧を用いた低電力設計法、及び高速なレベル変換回路に関して検討を行った。2KビットのSRAMと256ビットのレジスタファイルを試作し、0.5V及び1Vにおいて400MHzの動作を測定によって確認した。

　第5章は「Row-by-row Dynamic Supply Voltage Control Scheme for Low-Leakage SRAMs」(行単位で動的に電源電圧を制御する低リ一ク電力SRAM)と題し、ドレイン起因バリア低下(DIBL)効果を積極的に用いることでSRAMセルのリ一ク電力を削減する方式を測定とシミュレーションを用いて検討し、待機状態のセルの電力を約二桁削減できることを示す。

　第6章は「Wireless Superconnect Interface for High-Bandwidth and Low-Power I/O」(高バンド幅低電力I/0の為の無線スーパーコネクト方式)であり、容量性結合によってチップ間でデータを授受する回路を試作、測定し、1.27Gbps/pinの高速性を3mW/pinという低電力で実現した。

　第7章は「Conclusion」(結論)であり、本研究の成果を総括する。

　以上のように本論文は、将来の低電力・高速メモリシステムを実現する為の回路手法を提案し、その有効性を実験とシミュレーションの両側面から実証している。特に、低電圧環境でのメモリのリーク電力を約二桁程度削減できる方式を提案、実証するとともに、従来より一桁低い電力で、メモリデータを高速に入出力しうる無線インターフェイスを提案し、実験によってその有効性を検証しており、電子工学上寄与するところが少なくない。

　よって本論文は博士(工学)の学位請求論文として合格と認められる。