ディープサブミクロン(DSM)技術の進化により、デジタルVLSIシステムは一つのチップ上で実現するに到ってきた。しかしながら、そのような技術の下では、グローバルクロックを用いた同期回路でデータ転送における同期を保証することは、クロックスキュー問題のために極めて困難になりつつある。一方、同期回路とは異なり非同期回路では、そのようなクロックが存在しないということよりそういった問題が起こらない。しかしながら、非同期回路設計技術には良く定義された設計法や形式的仕様記述が存在するにも関わらず、設計の容易性、最適性、規模といった問題に対して未だ多くの研究の余地が存在する。

　本論文では、これらの問題を解くために新しい非同期回路設計手法を提案する。提案された設計手法により、大域的に遅延に非依存で局所的に時間を考慮した非同期回路を実現することができる。特徴的なこととして、従来の非同期回路とは異なり、この回路は様々な遅延モデルを組み合わせることによって実現される。DSM技術において、配線遅延の影響はますます深刻になってくるので、長い配線が敷かれている回路間のインターフェースは、配線遅延に非依存となるように設計される。一方、残りの部分では、配線遅延は設計者やツールによって扱える範囲にあるという仮定の下、最適性を考慮しながら設計される。特に、演算を行うデータパス回路は、既に最適性を考慮して設計された遅延が既知な部品を使うことによって実現される。制御回路は、論理合成ツールを利用することによって回路を合成するので、ゲート遅延にのみ非依存なモデルの下合成される。しかしその際、データパス回路遅延情報を利用することによって、制御回路の最適化が図られる。

　本手法の詳細は第3章で述べられる。そこでは、このような非同期回路を自動で生成するための合成フローも提案されている。このフローでは、入力記述として、広く用いられているCやHDLといった動作仕様を受け入れるので、設計者は非同期回路設計技術の詳細を知らなくてもこのような非同期回路を簡単に設計することが可能となる(非同期回路設計の為の必要事項は第2章で述べられる)。しかしながら、実際の設計においては、データパス回路にくらべ制御回路設計の方が困難となるため、本論文では制御回路の自動合成に対して焦点を当てる。従って、本論文のスタートポイントは、データパス回路合成が終わった後のレジスタ転送レベル記述となる。そめような記述として、スケジューリングやアロケーションが終わったControl Data Flow Graph(CDFG)を用いる。制御回路の合成では、主に、制御信号の共有化手法、配線遅延に非依存なインターフェースの導入法、トランスダクション法による論理最適化手法に焦点をあてる。これらの部分は、大域的に遅延非依存で局所的に時間を考慮した非同期回路を効率よく合成するためのキーとなる部分である。

　第4章で制御信号共有化手法について述べる。制御信号共有化手法は、データパス回路遅延情報を利用することにより制御回路を最適化する為に利用される。データパス回路遅延情報は、既に、データパス回路の合成は終わっているということより得ることが可能である。制御信号の共有化は、データパス回路におけるクリティカルパス遅延を犯すことなく実現される。実際、このような手法は、論理回路合成の為にSignal Transition Graph(STG)を利用する場合に特に有効である。なぜなら、STGによる論理合成では、状態空間は信号の数に指数的なので、共有化による信号数の削減は状態空間の指数的な削減に繋がるからである。この事実より、制御信号共有化手法は、比較的規模の大きな回路を最適に合成するのにふさわしいと考えることが出来る。この章では、更に、制御信号共有化が行われた後のCDFG記述より、どのようにSTGを導くかということに関しても言及する。

　第5章で配線遅延に非依存なインターフェースを実現するための2つの変換法を提案する。一つは、STGを変換することによって実現し、もう一つは論理合成が行われた後の論理ゲート上で行われる。STG変換では、制御回路の動作が入力配線の配線遅延に非依存となるように初期STGを変換する。ゲートレベル変換は、STG変換によって引き起こされる面積オーバーヘッドを緩める目的で導入する。初期STGを利用して、配線遅延に影響されそうなゲートを概算し、それらのみを修正することによって、配線遅延に非依存なインターフェースが実現される。提案された2つの手法は、ベンチマーク回路上で実験された。結果として、配線遅延に非依存なインターフェースは比較的緩やかなコストオーバーヘッドで実現することが可能であるということがわかった(面積に対して40%、性能に対して20%のオーバーヘッド)。

　制御回路のもう一つの最適化手法として、第6章でトランスダクション法に基づいた論理最適化手法を提案する。これは、論理合成において、回路全体に対して効果的な最適化手法が無いということより検討された。実際に、従来のトランスダクション法を非同期回路の最適化にそのまま適用すると、回路変換後にハザードといった障害が生じる恐れがあるので、本論文においては、変換後の回路にハザードがないということを維持できるよう、従来のトランスダクション法を拡張した。実験結果として、本手法により回路全体を効果的に最適化することが可能であるということを示した。

　結果として、以上の3つの手法に基づいて、インターフェースが遅延に非依存で、回路の残りの部分が良く最適化された制御回路を自動合成することが可能となる。これは、あるシステムを複数の小さな回路に分割して設計するような局面で、非常に効果があると考えられる。なぜなら、そのような局面では、回路間における配線遅延の影響は深刻なものとなるからである。

　本論文は「Synthesis of Globally Delay Insensitive Locally Timed AsynchronousCircuits from Register Transfer Level Descriptions」と題し、英文で7章から成っている。半導体集積回路技術の向上で微細化が進むにつれて、VLSIチップ上の配線遅延に起因するクロックスキュー問題のため、システム全体に分配されるクロック信号で動作を制御する同期回路ではデータ転送における同期を正しく保証することが困難となりつつある。クロックを持たない非同期回路にはこのようなクロックスキュー問題が生じないという利点のほかに高性能、低消費電力の潜在的優位性があるため、これまで様々な設計手法、合成法、形式的仕様等が研究されているが、設計容易性、最適性、スケーラビリティに問題が残されている。本論文は、これらの問題を解決するために、大域的には配線遅延変動に依存せずに正しい動作を保証し、局所的には時間情報を活用した新しい非同期式回路設計手法を提案し、シミュレーション実験によってその有効性を示したものである。

　第1章「Introduction」では、本研究の背景と動機を述べ、従来の非同期回路研究を概観してそれらの問題点を指摘し、本研究の貢献が、VLSIチップの配線遅延特性に合わせた複数の遅延モデルの組合わせで特徴づけられる設計法の提供にあると述べている。

　第2章「Asynchronous Circuit Designs」では、非同期回路設計の基礎的概念と基本的技法を述べている。また、信号遷移の因果関係を記述するSignal Transition Graph (STG)から非同期回路のゲートレベル記述を生成する方法を述べている。

　第3章「Globally Delay-Insensitive Locally Timed Asynchronous Circuits」では、本論文で提案する新しい非同期回路設計法として、長配線のために遅延変動の予測が困難な回路ブロック間インターフェースは任意の配線遅延の下で正しい動作を保証し、配線遅延を設計者やツールによって管理できるほど小さなブロック内領域では遅延情報を効果的に活用する新しい設計手法を提案し、その合成フローを示している。また、この設計フローはVLSI設計に広く用いられている動作記述を入力とするため、設計者に非同期回路設計に関する知識がなくても回路合成が可能となると述べている。さらに、提案する回路合成手法の出発点がデータパス回路が決定したあとのレジスタ転送レベル記述であり、その記述としてスケジューリング/アロケーションが行われたコントロールデータフローグラフ(CDFG)であると述べている。

　第4章「Control Signal Sharing」では、データパス回路の遅延情報を利用することによってそのクリティカルパス遅延に影響を与えることなく制御信号の共有化を行い、制御回路合成を最適化する手法を提案し、シミュレーション実験でその有効性を示している。さらに、制御信号共有化が行われたCDFG記述から諭理合成の入力記述となるSTGを生成する方法を示している。

　第5章「Delay-Insensitive Interface」では、配線遅延に依存しない回路ブロック間インターフェースを実現するために、まず、合成された回路が入力配線上の遅延に非依存となるようにSTG記述を変換するアルゴリズムを示している。次に、STGレベルでの変換で生じたオーバーヘッド(面積、計算時間)を削減するするためのゲートレベルでの変換アルゴリズムを示している。この二つのアルゴリズムをベンチマーク回路に適用して評価した結果を示し、比較的小さなコストオーバーヘッドで配線遅延に非依存なインターフェースを実現することができると述べている。

　第6章「Logic Optimization for Asynchronous Speed-Independent Controllers based on Trnsduction Methods」では、ハザードフリーの性質を保持したままトランスダクション法に基づいて非同期制御回路の論理最適化を行うアルゴリズムを提案し、ベンチマーク回路への適用実験の結果によってその有効性を示している。

　第7章「Conclusion」では、本研究で得られた成果を総括し、今後の課題を指摘している。

　以上を要するに、本論文は、VLSI微細化技術の進展で顕在化しているクロックスキュー問題を解決するため、大域的には配線遅延変動に依存せずに回路ブロック間インタフェースの正しい動作を保証し、局所的には時間情報を活用して回路ブロック内制御回路を最適化する新しい非同期式回路設計手法を提案し、シミュレーション実験によってその有効性を示したものであり、その成果は工学的に貢献するところが大きい。よって本論文は博士(工学)の学位請求論文として合格と認められる。