本論文では、新しい4-相式束データ方式非同期式制御回路(局所クロック制御回路)が4-相式プロトコルの制御時間のオーバーヘッドを削除するために紹介する。Quasi-Delay-Insensitive (QDI) モデルは技術の変化パラメーターへの強健さのためにこの制御回路をインプリメントするために選択する。　局所クロック制御回路設計を支援するための多くの有効な設計方法論が提案する。　データパスオペレーションの平行性をまだ保存するコントロール・ノードを連続させることは論理合成の状態空間の削減ためにある。　大きい制御仕様の処理方法はコンパクトな制御回路のためにある。　等時分岐制約 (Isochronic-Fork constraints) の除去はQDI制御回路の容易さインプリメンテーションのためにある。

第一の提案はLocal clock controllers (局所クロック制御回路)である。　1線方式-束データ方式非同期式のデータパスインプリメンテーションは、数次元で2線方式のインプリメンテーションより優秀であることが判明。それらはより少ないエネルギーを消費し、より少ない回路エリアを要求する。しかしながら、データパス回路における最悪遅延分の遅延素子(一致した遅延)のエリア・オーバーヘッドおよび4-相式プロトコルの制御時間のオーバーヘッドがまだ存在する。本論文では、局所クロック制御回路がそのような制御時間のオーバーヘッドを削除するために紹介する。　各データパスオペレーションは、4-相式プロトコル基づいたコントロール回路部分から構成された、専用コントロール・ノード、可変バッファー鎖、およびデータパスレジスタへの局所クロックパルス生成素子によってコントロールされる。すべての制御遅延およびバッファー鎖の上がる遅延と下がる遅延は一致した遅延を構成のために明示的に使用される。従って、制御時間オーバーヘッドはないでありえ、あるいは非常に小さな、また、一致した遅延を構成のために使用されたコンポーネントの量は劇的に縮小することができる。より大きな制御遅延、より小さなバッファー鎖になる。非同期式回路の満足させられる実行および低エネルギー消費の利点は得ることができる。

第二の提案はSerializing control nodes　である。非同期式制御回路は、高速のためのデータパスオペレーションの高い平行性を有効にコントロールする。Signal Transition Graphs (STGs) は有効にこれらの同時出来事を表わすことができる。しかしながら、高い平行性STGは、合成ツールの状態爆発問題を引き起こする。多くの小さい高平行性STGがコントロール回路を得るためには合成することができない。本論文では、連続させるコントロール・ノード方式が、Control Data Flow Graphs (CDFG)から連続するコントロール・ノードを引き出すために導入され、データパスオペレーションの平行性がまだ保存されているそのようなもの。連続したコントロール・ノードから連続STGを引き出され、平行コントロール・ノードから引き出さらた平行STGより合成にはより単純な連続STGがいる。実験の結果は、合成状態の数がコントロール信号の数に比例することを示する。

第三の提案は　Large specification managements　である。大規模な回路では、多くのコントロール信号が論理合成困難(状態爆発問題およびcomplete state coding (CSC)問題のような)を引き起こする。本論文では、提案された連続する局所クロック制御回路に基づいた2つの管理が、コントロール信号をほとんど使用せず、かつできるだけそれらの0→1遷移と1→0遷移を利用するために導入される。実験の結果から、提案された方法によって非常に小さな、また少数のCSC矛盾仕様が得ることを知りました。

第四の提案は等時分岐制約 (Isochronic-Fork constraints) の除去である。Quasi-Delay-Insensitive (QDI)モデルは、分岐配線がすべて等時であると仮定する。等時分岐(isochronic　fork)の仮定は、分岐する枝に関連したゲートの一定および配線遅延の一定を要求する。　本論文では、等時分岐制約 (Isochronic-Fork constraints) の除去方法が等時分岐必要条件を満たす必要がないような分岐を決定するために導入される。実験の結果から、既存のQDI回路のために仮定された多くの等時分岐が現実に"等時である必要がない"、あるいはさらに無視することができることを知りました。まだ等時分岐の制約を必要とする分岐については、レイアウト制約が回路の正確なオペレーションのために引き出される。

データパスネット・リスト、制御回路・ネット・リストおよびレイアウト制約はこの仕事の出力である。これらの出力ネット・リストから、デザイナーは、速いプロトタイプ用のFPGAにシステムを、あるいは目標チップを得るどんな組立て技術も、インプリメントすることができる。

本論文は「Design of Asynchronous VLSI Systems with Local Clock Control (局所クロック制御による非同期式ＶＬＳＩシステムの設計)」と題し、英文で7章から成っている。半導体集積回路技術の向上で微細化が進むにつれて、VLSIチップ上の配線遅延に起因するクロックスキュー問題のため、システム全体に分配されるクロック信号で動作を制御する同期回路ではデータ転送における同期を正しく保証することが困難となりつつある。クロックを持たない非同期回路にはこのようなクロックスキュー問題が生じないという利点のほかに高性能、低消費電力の潜在的優位性があるが、現状ではその要求応答プロトコルのオーバーヘッドが大きいために十分な速度性能が出せず、実用化には至っていない。本論文は、この問題を解決するためにQuasi-Delay-Insensitive (QDI)モデルに基づいた4相束データ方式による要求応答オーバーヘッドの少ない非同期式制御回路形式を提案し、シミュレーション実験によってその有効性を示すとともに、そのような制御回路を合成するための設計手法を提案したものである。

第1章「Introduction」では、本研究の背景と動機を述べ、従来の非同期回路研究を概観してそれらの問題点を指摘し、本研究の貢献が、局所クロック制御概念の導入によって応答要求プロトコルのオーバーヘッドを大幅に低減する非同期式制御回路の設計手法を提供したことにあると述べている。

第2章「Preliminaries」では、提案する設計手法の出発点である入力仕様記述はControl Data Flow Graph (CDFG)であり、実現する制御仕様の記述はState Transition Graph (STG)であると述べている。

第3章「Local Clock Controllers」では、従来の4相束データ方式による非同期式回路は2線論理より回路規模が小さく，消費電力が少ない点で優れているが、データパス回路の制御タイミングを保証する遅延素子の面積オーバーヘッド、及び4相式プロトコルによる制御オーバーヘッドが無視できないことを指摘し、局所クロック制御の導入によって面積ならびに制御オーバーヘッドを低減させる回路形式を提案し、その実現方法を述べている。提案する局所クロック制御方式では，従来の4相式プロトコルのidleフェーズをデータパス遅延と並行させて隠蔽するために制御オーバーヘッドが減少するとともに遅延素子による面積オーバーヘッドが従来の方式に比べて減少することを示している。

第4章「Serializing control nodes」では、非同期回路をControl Data Flow Graph(CDFG)と呼ぶ仕様記述から信号遷移グラフ（STG）に変換して論理合成を行う過程で処理すべき状態数が爆発的に増加する問題を解決するために、データパス回路におけるクリティカルパス遅延を変えない範囲で，2つ以上の平行な動作を表すノードを1つのノードに置き換える直列化を行うことによって、速度性能を低下させずに状態数の増加を防ぐ方法を提案し、シミュレーション実験によって規模の大きな仕様記述も効率よく合成できることを示している。

第5章「Large specification managements」では、論理合成の過程で異なる状態に同じ2値ベクトルを割り当てるComplete State Coding (CSC) conflictが生じると正しく回路を合成することができないことを指摘し、信号の動作順序を変えることによって，CSC conflictの数を抑える方法を提示し、シミュレーション実験によって、その効果を示している。

第6章「Eliminating isochronic-fork constraints」では，本論文が前提とするQuasi-Delay-Insensitive (QDI)モデルは同一点から分岐した配線がすべて同じ遅延時間を持つ、すなわち等時分岐制約(isochronic-fork constraints)を満たすと仮定する遅延モデルであるが、LSIチップ上のレイアウトでそのような仮定の全てを満足することは非常に困難であることを指摘した上で、レイアウト後の分岐配線が実際に等時分岐制約を満たす必要があるかどうか判定するアルゴリズムを考案し、ベンチマーク実験によって従来QDI回路のために必要とされた多くの等時分岐制約が実際には充足される必要がないことを明らかにしている。

第7章「Conclusions」では、本研究で得られた成果を総括し、残された課題を示している。

以上を要するに、本論文は、VLSI微細化技術の進展で顕在化しているクロックスキュー問題を解決するため、グローバルクロックを用いない非同期式回路方式に局所クロック制御の概念を導入することによって実用化への課題の一つであった4相束データ回路制御における要求応答オーバーヘッドを低減する回路形式と設計手法を提案し、シミュレーション実験によってその有効性を示したものであり、その成果は工学的に貢献するところが大きい。よって本論文は博士（学術）の学位請求論文として合格と認められる。