近年、半導体微細加工技術の進展により、集積回路の大規模化が急速に進んでいる。一つのシリコンチップ上に多くの回路を集積することにより、高性能化及び高機能化を実現することが可能である。しかし、大規模化と同時に設計が急速に複雑化し、一度の設計で回路を正常に動作させること、更には設計自体が非常に困難な状況となっている。計算機を用いた自動設計技術の進歩により大規模回路が設計可能となってきてはいるものの、微細加工技術の進展による大規模化には追いついていない。

この設計複雑化の問題を解決するため、規則性を有する論理回路方式を用いた設計手法が検討されている。現在主流の設計手法となっているスタンダードセルを用いた手法は、自動設計技術の進展により非常に面積効率の高い回路を生成可能ではあるものの、ランダムな回路構造にて生成されるため設計後の面積や性能の予測が難しく、半導体の微細化と共に設計工程の繰り返し回数が増大し、設計が長期化することが問題となっている。一方、規則性を有する回路方式は設計の初期の段階において面積や性能の正確な予測を与えるため、設計の繰り返しに要する期間を大幅に短縮することができる。また、回路構造の規則性を利用することにより、半導体の微細化と共に顕在化してきたクロストーク・ノイズなどの信号の完全性を劣化させる要因を予測し、緩和することが容易となる。しかし、規則性を有する回路方式は設計容易性を有するものの、スタンダードセルを用いたランダム回路に比べ面積効率が低く、大きな面積を必要とすることが問題となっている。

本論文では、規則性を有する配列型CMOS論理アーキテクチャに着目し、面積効率の高い回路方式を提案した。更に、配列型という特徴を利用した低信号振幅化技術を検討し、高速・低消費電力な回路方式の提案を行った。

まず、高速・低消費電力な回路方式として、2線式しきい値論理回路を用いた配列型CMOS論理アーキテクチャを提案した。提案回路はプログラマブル・ロジック・アレイ(PLA)構造に基づいており、任意の論理関数を実装することが可能である。また、電荷分配方式及び自己プリチャージ方式を提案し、高速・低消費電力動作を実現した。応用回路として、0.6μm CMOS 技術を用いて32ビット比較器を設計し、従来のドミノ論理回路、1線式PLA及び2線式ダイナミック回路に比べ、それぞれ20.0％、45.5％、22.6％の高速化及び32.9％、34.7％、15.4％の遅延時間・消費電力積削減を実現した。また、1線式回路及び2線式回路の特性比較を行い、半導体の微細化と共に2線式回路が持つノイズ耐性、リーク電流耐性が重要となってくることを示した。

また、配列型CMOS論理アーキテクチャの面積を削減することを目的として、2入力論理セルを内部に有する2線式PLA(LCPLA)を提案した。2入力論理セルはパストランジスタを用いて任意の2入力論理関数を実現し、従来の2線式PLAの面積を劣化させることなく回路に組み込むことが可能である。2入力論理セルを用いることにより、多くの論理関数における積項数が削減可能であることをベンチマーク回路及び開発した論理合成手法を用いて確認した。64ビット入力、1ビット出力、積項数220の提案回路を 0.35μm CMOS 技術を用いて設計し、前述の配列型CMOS論理アーキテクチャに比べ36.0％の面積削減、また、従来の1線式PLA及び前述の配列型CMOS論理アーキテクチャに比べ、それぞれ74.6％、46.0％の遅延時間・消費電力積削減を実現した。また、提案PLAの自動設計手法としてモジュール・ジェネレータを開発し、従来のスタンダードセルを用いた設計手法に比べ、論理回路の設計容易化が可能であることを示した。

また、配列型CMOS論理アーキテクチャの高速化及び高面積効率化を実現する物理レイアウト設計手法を提案した。この手法は要素回路の分割化及び再配置手法に基づいており、効率よく回路を実装することができる。応用回路として、0.13μm CMOS 技術を用いて128ビットのデータ長を持つ比較器、プライオリティ・エンコーダ及びインクリメンタを設計し、平均22.2％の高速化及び37.5％の面積削減を2線式PLAにおいて実現した。また、各回路間において多くの回路要素を共有できるため、更なる設計容易化が可能であることを示した。

更に、これまでの提案回路の拡張として、論理しきい値を変化させることが可能である2線式しきい値論理回路を提案し、PLA構造に基づいた配列型CMOS論理アーキテクチャを提案した。提案回路はこれまで提案した回路方式及び従来のPLAと組み合わせて使用することが可能であり、更なる面積効率の向上を実現することができる。0.35μm CMOS 技術においてベンチマーク回路を用いて実験を行い、LCPLAと組み合わせることにより、平均12.7％の積項数削減、11.5％の面積削減及び13.9％の遅延時間・消費電力積削減がLCPLA単体による回路方式に対して可能であることを確認した。また、提案アーキテクチャに基づいたフィールド・プログラマブル回路構成を提案し、論理関数を効率よく実装できることを示した。更に、提案しきい値論理回路の応用として、外部入力データとのハミング距離に応じたデータ検索機能を有する機能メモリを提案した。0.35μm CMOS 技術を用いて32×128ビット構成のメモリマクロを設計し、高速・低消費電力動作が可能であることを示すとともに、外部入力データからハミング距離7までのメモリデータ検索が可能であること確認した。

本論文は「CMOS Array Logic Architectures Using Dual-Rail Threshold Logic Circuits（2線式しきい値論理回路を用いた配列型CMOS論理アーキテクチャに関する研究）」と題し，2線式しきい値論理回路要素を基本回路として用いた高速、小面積の配列型CMOS論理アーキテクチャについて研究したもので，6章より構成され英文で記述されている．

第1章は「Introduction（序論）」であり研究の背景と目的を述べている．従来のCMOS回路諸方式の問題点を示すとともに，本研究で対象とする配列型CMOS論理アーキテクチャであるプログラマブル・ロジック・アレイ(PLA)の特徴と基本概念について述べ，あわせて本論文の構成を示している．

第2章は「Concept of CMOS Array Logic Architectures Using Dual-Rail Threshold Logic Circuits（2線式しきい論理をもちいたCMOSアレイ論理構造の概念）」と題し，2線式しきい値論理回路を用いた配列型CMOS論理アーキテクチャの基本概念を示し，電荷分配則を用いた低振幅・高速回路方式を配列のカラム回路として提案している．本方式はプログラマブル論理配列(PLA)構造に基づいており，任意の論理関数を実装することが可能であるが、本方式を用いたアプリケーション回路例として32ビット比較器を設計している。シミュレーション結果より従来の高速配列型CMOS回路に比べ約20％のサイクル時間の削減が可能であることを示すとともに，試作測定実験より高速動作を確認している．

第3章は「Logical Compaction by 2-Input Logic Cells（2入力セルによる論理的コンパクション）」と題し，2入力論理セルを用いてより小面積な2線式CMOSアレイ構造を合成する方法について述べている．提案の2入力論理セルは第2章で述べている配列方式のセルとして埋め込み、実質面積を増大させることなく配列内部に実装し論理関数上多機能化することが可能となっている。同時に提案している2線式埋め込みセルを活用するための論理合成手法を用いて約50％の積項数削減が可能であることをベンチマーク回路において示している．さらにまた，実験的にも高速動作が実現可能であることを確認してしいる．

第4章は「Delay Reduction and Physical Compaction by Divided and Interdigitated Column Circuits（分割櫛形カラム回路による遅延削減と物理的コンパクション）」と題し，レイアウト設計の上でカラム回路を分割し折り畳むことで配列型CMOS論理アーキテクチャの高速化及び小面積化を実現する手法を提案している．また、本手法を用いて3種類の算術演算回路を例として設計し，約20％の高速化と約40％の小面積化が実現可能であることをシミュレーションにより示している．

第5章は「Extension to Multiple-Threshold Logic（多しきい値論理への拡張）」と題し，第2章で述べたしきい値論理回路のしきい値を随意設定できるよう拡張する方法を提案している。提案のしきい値論理回路は配列構造のカラム単位で最適化することが可能な構造となっており，第3章及び従来の小面積化設計手法と組み合わせることで更なる小面積化を実現できることを述べている．同時にしきい値論理要素を基本とした論理合成手法を新たに提案し，第3章で提案している回路方式と組み合わせることで約10％の積項数を更に削減可能であることをベンチマーク回路により示している．

第6章は「Conclusions（結論）」であり、本論文の研究成果をまとめている．

以上、本論文は2線式CMOSしきい値論理回路を基本要素として配列したプログラマブル論理アレイをベースとして、高速化、小面積化を実現するための回路設計上の新提案とそれに適した論理合成手法を提案し、シミュレーションおよび試作測定実験によりその有効性を示したもので電子工学の発展に寄与するものといえる．

よって本論文は博士（工学）の学位請求論文として合格したものと認められる．