分散配置されたセンサモジュール間を無線通信によりネットワークを構成し、新たなサービス提供を可能にするユビキタス・エレクトロニクスは今後期待される分野である。ユビキタス・エレクトロニクスにより提供されるサービスはセキュリティ、気象データ収集、遠隔医療介護など様々なものが想定されている。これらを実現するセンサモジュールのハードウェアを抽象化して概観すると、要求される構成要素の機能は共通点が多く、温度や音などのアナログ値をセンサにより収集してディジタル信号に変換するセンサ部、情報の処理や制御を行うプロセッサ部、他のモジュールとの通信を行う無線通信部に大別される。モジュールを大量に分散配置するために、小型、低コスト、かつ低消費電力動作が可能であることが求められているが、センサ部と無線通信部はアナログ回路技術に立脚しており、低電圧化や消費電力化が困難とされる回路ブロックである。本研究ではセンサからのアナログ信号をプロセッサに伝えるアナログ・ディジタル変換回路に焦点を当て議論を進めていく。

　第一章では本研究の背景として、ユビキタス・エレクトロニクスに向けたアナログ集積回路への要求事項や課題などにについて述べている。センサモジュールの小型、低コスト化を図るためには、部品点数を極限にまで減らす必要がある。このため、ディジタル回路とアナログ回路の全ての回路機能を一つのシリコンチップ上に実装するSOC(System-on-a-chip)という形態をとることが究極的な姿である。ディジタル回路はスケーリング則に従い、小型高性能化の進化を遂げてきた。このディジタル回路用の低電圧プロセスに如何にしてアナログ回路を混載するかが課題である。

　第二章では、スイッチトキャパシタ方式(SC)方式によるCMOSアナログ集積回路のスケーリングについて考察している。アナログ回路においては信号雑音比が重要な性能指標となるが、電源電圧の低下にともない、取り扱うことができる信号の振幅が制限されると、雑音も抑制しなければ信号雑音比は劣化してしまう。信号雑音比を維持したまま電源電圧を下げようとすると回路の消費電流が2乗で増加し、結果的に消費電力は増加してしまうことが知られており、必ずしもスケーリングによるメリットが享受できるわけではないとされてきた。一般にはディジタル用プロセスと比して古い世代のプロセスを用いて実装され、スケーリングについてもこれまで多くは検討されてこなかった。SC回路は複数のキャパシタ、切り替えスイッチとしてのトランジスタ(MOSFET)およびキャパシタを充放電する演算増幅器で構成され、キャパシタの大小比を利用して回路特性を得る方式である。同一の信号雑音比をもつ回路を様々な世代のプロセスを用いて実装仮定した場合、スケーリングによる微細化が進むほど演算増幅器や切り替えスイッチは小型に設計することが出来るが、熱雑音レベルを抑制するためにキャパシタの容量は大きくしなければならない。SC回路全体の面積では、スケーリングによって面積が単調増加するのではなく、0.35μmなどの世代では演算増幅器が支配的で、65nm世代ではキャパシタが支配的となり、90nm〜0.15μmの世代で全体の面積の極小値をとりうることがわかった。スケーリングが進むほど消費電力は増大するので、高精度なアナログ・ディジタル変換器にとってはスケーリングさせるメリットは少ないが、ユビキタス・エレクトロニクスを前提とした温度、音などを6〜8ビット程度の比較的低解像度で取得する用途には、電力、面積、コスト的なメリットが得られる可能性があることがわかった。さらに、スケーリングによってデバイスの物理的寸法が小型化することでゲート酸化膜の耐圧の問題が生じるため電源電圧を下げざるを得ないのであるが、これを回路的に工夫してゲート酸化膜のストレスを緩和することが出来れば、電源電圧を引き上げて消費電力増加の問題もクリアするので、アナログ回路においてもスケーリングの恩恵を享受できることが示された。

　第三章ではユビキタス・エレクトロニクスに向けた低電圧CMOSアナログ集積回路に必要な回路要素として、低しきい値デバイスを用いた低電圧SC回路を具体的に提案している。

　スケーリングに従ってデバイスの電源電圧およびしきい値電圧は低下する傾向にある。低しきい値デバイスを用いる場合の問題点としては、デバイスをオフにしたときに流れるサブスレッショルドリーク電流がある。増幅器は常にバイアス電流を流した動作状態にあるので影響はないが、キャパシタ切り替え用のMOSFETにおいてリークの影響が顕著となる。すなわち、演算に用いるキャパシタの電荷が切り替えスイッチ部のリーク電流によって演算誤差を起こし、さらにこの誤差が非線形であるためにディジタル回路による補正が困難である。そこで、サブスレッショルドリーク電流の影響を受けないSC回路方式が重要であり、本研究では2種類提案する。

　一つめは、電源負極基準電圧(VSS)よりもさらに低い負電圧をスイッチ用のMOSFETゲート端子に印加することで遮断時のしきい値電圧を見かけ上高くして遮断の特性を向上させるSCCMOS方式である。導通時には通常の回路方式通り正電源電圧(VDD)を印加することで導通時の特性は確保される。ただし、そのままMOSFETに負電圧を印加したのではゲート酸化膜にストレスを与えるため、MOSFETスイッチを2段ないし3段積みにして、そのうち1段のみに負電圧を印加、残りのスイッチには電源電圧範囲内の制御信号を印加することでストレスの緩和を図る。本方式を0.15μm、SOIプロセスにて実装した0.5V動作のシグマデルタ変調回路を用いて実証評価を行った。既存方式と比較して非線形ひずみは抑制され、アナログ変換回路としてダイナミックレンジも6dB以上の改善が図られることが確認された。

　二つめは、キャパシタ充放電の基準電圧を電源電圧のほぼ中点にもうけ、制御信号そのものは電源電圧範囲で振幅させる。入力に用いられるトランスミッションゲートについてはMOSFETを2段積み構成として、遮断時にはその中点を中間電位に強制的に接続するMOSFETをもう一つ設ける。この回路形状からT Analog-Switchと呼ぶことにする。これによって、負電圧を用いることなく全てのMOSFETのゲート・ソース間電圧(VGS)が逆バイアス電圧になり、遮断時のリークを抑制出来る。本方式を0.15μm、SOIプロセスにて実装した0.5V動作のシグマデルタ変調回路を用いて実証評価を行った。既存方式と比較して非線形ひずみは抑制され、信号雑音比で8.1dB、ダイナミックレンジで4.4dBの改善が確認された。SCCMOS方式に比べてディプリーション型MOSのような非常にしきい値の低いデバイスに適した方式である。

　第四章ではハイパスシグマデルタ変調を用いた低雑音アナログ・ディジタル変換回路を提案している。低周波な信号を取り扱うアプリケーションでは、DCオフセットや1/f雑音の影響が看過できない場合がある。スケーリングにより電源電圧が下がり、増幅器が小型化されると、1/f雑音の影響は増大する。この問題を解決するためにシグマデルタ変調回路の伝達特性をサンプリング周波数の1/2の周波数において最も量子化雑音が抑制されるハイパス特性として、チョッパ安定化回路と組み合わせることで本質的に増幅器の1/f雑音の影響を受けずにディジタル信号に変換できる回路方式を提案する。シグマデルタ変調回路に入力される信号の極性を1サンプリング毎に正負を切り替えることでチョッピングすることで元の信号はサンプリング周波数の1/2の周波数近傍にアップコンバートされる。これをハイパス特性の変調回路でディジタル化すれば変調回路に用いられている増幅器の1/f雑音の影響を受けない。この信号をディジタル回路にて最後にもう一度信号の極性を切り替えることで元の信号帯域にダウンコンバートされる。このため前置増幅器やQ値の高いフィルタが不要で低消費電力化に適した回路方式である。ユーザプログラム型の汎用ディジタルアレイ(FPGA)およびアナログアレイ(FPAA)を用いて検証を行い、既存の回路方式では1/f雑音等の影響が現れるような増幅器を用いても提案回路では本質的にこれらが抑制されることが確認された。

　第五章では高耐圧演算増幅器を提案している。回路構成を工夫することでゲート酸化膜のストレスを緩和することが出来れば、電源電圧を数倍に引き上げることができるので、スケーリングしても消費電力は増加しない。かつ小型のMOSFETを使用できるので面積も小さい。この目的として、2ステージ型の2倍電圧動作可能な演算増幅器を提案する。入力段はテレスコピック型と呼ばれる演算増幅器で、多段のカスコード接続により電圧ストレスを緩和しながら増幅を行う。この方式は出力振幅幅がとれないため、ダブルカスコード型出力バッファを応用して組み合わせることで、ほぼ電源電圧範囲の出力振幅を得ることが出来る回路を創案し、0.18μm、1.8VのCMOSプロセスを用いて3.6Vでの動作が可能であることを検証した。

　本研究では、センサ・ネットワークモジュールの重要な構成要素であるアナログ・ディジタル変換器をスイッチトキャパシタ方式で実現する場合に焦点を当て、アナログ回路におけるスケーリング則の影響について考察し、低電圧CMOSアナログ集積回路における問題点解決のための具体的な回路手法を提案し、その有効性を実デバイスでの実験を通じて実証した。

　本論文は「ユビキタス・エレクトロニクスに向けた低電圧CMOSアナログ集積回路に関する研究」(英訳:A Study on Low-Voltage CMOS Analog Circuits for Ubiquitous Electronics)と題し、CMOSアナログ集積回路におけるスケーリング則について考察するとともに、ユビキタス・エレクトロニクス用途などを意識し、低電圧、小面積アナログ集積回路を実現する手法を提示するもので、全6章で構成されている。

　第1章は「序論」であり、今後のユビキタス・エレクトロニクスに向けたCMOSアナログ集積回路への要求事項や課題などについて述べるとともに、本研究の背景を述べ、目的を明確化している。

　第2章は「CMOSアナログ集積回路におけるスケーリング」と題し、CMOSアナログ集積回路に、デジタルトランジスタのスケーリング則を適用した場合について考察するとともに、アナログ回路がテクノロジ・スケーリングのメリットを享受するための方法論を概観している。

　第3章は「低しきい値デバイスを用いた低電圧スイッチトキャパシタ回路」と題し、低しきい値のMOSデバイスをアナログ回路に用いる場合のリーク電流の影響を明らかにし、その解決手法としてスイッチトキャパシタ回路やスイッチトカレント回路などに応用可能なSCCMOS方式とAT-Switch方式という2種類のリーク抑制スイッチ方式を提案している。0.5V動作のシグマデルタ変調回路を0.15μm、FDSOIプロセスにて実装し、各々の方式が既存方式と比較してS/N比及びダイナミックレンジが改善され、低電圧回路の実現が可能であること示した。

　第4章は「ハイパスシグマデルタ変調を用いた低雑音アナログ・デジタル変換回路」と題し、DCオフセットや1/f雑音など低周波雑音の影響を低減するアナログ・デジタル変換回路を、シグマデルタ変調回路の伝達特性をハイパス特性とし、これにチョッパ安定化回路を組み合わせることで実現できることを示した。

　第5章は「高耐圧演算増幅回路」と題し、スケーリングしたMOSを用いてゲート酸化膜にストレスをかけることなく、電源電圧と出力振幅をトランジスタの標準使用電圧値以上に引上げることが可能な演算増幅器を提案している。スケーリング前の既存回路と同等の出力振幅が得られるため、S/N比と帯域を一定という条件下でも消費電力を増加させずに小面積実装が可能であることを示した。フィルタやアナログ・デジタル変換器など多くの回路の小型化が可能である。

　第6章は総括であり、本研究の成果を要約し結論を述べている。

　以上のように本論文は、微細化されたデジタル用トランジスタを使用して低電圧、小面積CMOSアナログ集積回路を実現する回路手法として、リーク抑制スイッチ方式と高耐圧演算増幅回路を提案し、その有効性を設計、試作、測定を通じて実証したものであって、電子工学上寄与するところが少なくない。

　よって本論文は博士(工学)の学位請求論文として合格と認められる。