MOSFETの微細化によって、LSIの集積度・性能は指数関数的な向上を続けている。微細化を進めてゆくには短チャネル効果を抑制することが最も重要であるが、従来のプレーナ構造では短チャネル効果抑制が困難になると見られており、ダブルゲート、FinFET、tri-gateなどの三次元的なマルチゲート構造の導入が不可欠となる。また、今後は微細化とともにサブスレッショルド電流などのリーク電流によるスタンバイ消費電力が爆発的に増大すると見られている。低消費電力用途のLSIではこのスタンバイ電力の問題は特に深刻である。さらに、微細化、電源電圧低下とともに、特性ばらつきの影響が顕著になる。歩留まり確保のためには、チップ製造後にチップ間ばらつきの補償を行うための特性制御手法が必須となると考えられる。スタンバイ電力抑制およびばらつき補償の手段としては、基板バイアス制御によるしきい値電圧Vthの制御が有力な解決策である。

本研究は、超低消費電力で高機能なLSIの実現に向け、短チャネル効果抑制と製造後の特性制御の両者を考慮したデバイス設計指針の確立を目的とする。短チャネル効果抑制策として三次元マルチゲート構造、特性制御の手法として基板バイアス効果に着目する。三次元マルチゲート構造における基板バイアス効果の設計パラメータ依存性を実験およびシミュレーションで調査し、短チャネル効果耐性と高い制御性を両立可能なチャネル構造設計について検討した。

基板バイアス係数γはVthの変化量と基板バイアスの変化量の比で定義され、基板バイアス制御における非常に重要なパラメータである。基板バイアス制御によるリーク電流削減やばらつき補償を実現するためには適度な大きさのγが必要である。ダブルゲートやFinFETは短チャネル効果抑制のための新たなデバイス構造として有力視されているが、それらの構造ではγは0もしくは極めて小さな値となってしまうため、ばらつきの補償等の観点からは非常に不利である。本研究では短チャネル効果を抑制可能でかつ有限の値のγを得られるデバイス構造として図1に示すようなsemi-planar SOI MOSFETを提案する。Semi-planar SOI MOSFETのコンセプトは以下の通りである。1） 三次元マルチゲート構造による短チャネル効果抑制、2） プレーナ構造に近い比較的容易な作製プロセス、3） アスペクト比の低いチャネル構造による有限の基板バイアス係数の確保。

高濃度ドープされたtri-gate型のマルチゲートMOSFETにおいて、チャネルの角の形状がサブスレッショルド特性に影響を及ぼすことが報告されている。この角の効果は基板バイアス効果にも影響することが予想される。そこで本研究では図2のようなチャネル断面形状を仮定し、基板バイアス効果の角の形状依存性を3次元デバイスシミュレーションによって調査した。なお、Vthの導出法にはさまざまな定義が存在するが、評価の対象に応じて適切な定義を使い分けるべきである。ここではVthの導出法として一定電流法により定義されるVth I0と線形外挿法により定義されるVth extの2種類を用い、それぞれの基板バイアスに対する変化量から求められるγI0、γextの両者を求めた。Vth I0およびγI0はオフ特性、Vth extおよびγextはオン特性の議論に適している。高濃度ドープ（5x1018cm-3）を施したチャネルについて、角の曲率半径Rを変化させ、γのゲート長依存性を計算した結果が図3である。ゲートとのカップリングの強い角の部分にサブスレッショルド電流パスが集中することにより、角の尖った（Rの小さい）チャネルではγI0が非常に小さくなる。γextも同様に角が尖っているほど小さくなるが、γI0と比べるとR依存性は弱い。これはオン状態では表面全体にキャリアが分布し、特性が角の部分だけでは決まらないためである。また、γは通常ゲート長が短くなるにつれ減少するが、角の尖ったチャネルではゲート長が短くなるとγI0が増大するという”γの逆短チャネル効果”が存在することが明らかになった。この原因は、短チャネル化により角へのキャリア集中が弱まるためである。このγの逆短チャネル効果により、負の基板バイアス印加によってゲート長ばらつきに起因するオフ電流ばらつきをある程度軽減することが出来る。また、チャネルがノンドープの場合について同様の検討を行ったところ、ノンドープチャネルでは角へのキャリア集中が発生しないため、角の形状依存性は非常に弱いことがわかった。

一般にマルチゲートデバイスではプレーナデバイスと比べγが小さくなる傾向にある。基板バイアス制御を行うためには、印加できる基板バイアスの範囲にもよるが、少なくともγが0.04~0.05以上必要であると考えられる。短チャネル効果抑制と大きなγを両立できるチャネル厚さ・幅の設計について検討を行った。長チャネルのマルチゲートMOSFETを試作し、γのチャネル幅依存性を評価した結果、幅が狭いほどγが小さくなるという傾向があることがわかった。これは幅を狭くするにつれゲートとチャネルとのカップリングが強まるからである。また、図4は3次元デバイスシミュレーションにより得られた、ノンドープチャネルにおける短チャネル効果およびγの等高線図である。ここではサブスレッショルド係数Sを短チャネル効果の指標として用いている。このような等高線図を用い、異なる設計ポイントで短チャネル効果が同程度になるデバイス間の比較や、設計ウィンドウの模索などが可能になる。短チャネル効果は既に知られている通り厚さ・幅を減少させることにより抑制される。一方、γは厚さを薄く、幅を広くすることにより増加する。すなわち、厚さに関しては薄くすることで短チャネル効果・γともに利点があるが、幅に関しては短チャネル効果とγがトレードオフの関係となる。基板バイアスの活用のためには、厚さの薄く幅の広いチャネル構造が適している。チャネル構造の設計指針は以下のようになる。1） チャネル厚さを出来る限り薄くする。それだけでは短チャネル効果抑制が不十分な場合、さらに2） チャネル幅を狭くして短チャネル効果耐性をさらに向上させるが、狭くしすぎることなく、要求される短チャネル効果耐性を満足する範囲で広く保つ。図4中の斜線で示した領域がチャネル構造設計ウィンドウとなる。さらに、不純物濃度依存性を検討した。不純物ドープが中程度（1x1018cm-3）の場合の結果はノンドープと大差ない。これは中程度のドープではキャリア分布への影響が強くないからである。さらにドープを濃くした場合（5x1018cm-3）、キャリア分布がゲート側の界面に近づく効果が現れ、短チャネル効果が改善しその一方でγは低下する。その結果、設計ウィンドウは等高線図右側の幅の広い領域に移動する。高濃度ドープによってチャネル形成のリソグラフィー上の困難は軽減されるが、一方でばらつき増大や移動度の減少を引き起こす。じゅうぶんな加工精度とゲート仕事関数によるVth調整が可能であればノンドープ、そうでなければ高濃度ドープチャネルを用いるのが望ましいと考えられる。

図1 Semi-planar SOI MOSFETの断面構造の例:

（a） 三角細線チャネル （b） low-Fin（アスペクト比の低いFinFET）

図2 角の形状依存性のシミュレーションで用いた断面構造模式図

図3 さまざまな角の形状に対するγのゲート長依存性

図4 チャネル厚さ（tSi）、チャネル幅（wSi）に対するS、γの等高線図。

斜線の領域は設計ウィンドウを表す。

本論文は、「Design of Three-Dimensional Structure MOSFETs with Substrate Bias Control for Low-Power LSIs」（和訳:低電力LSIに向けた基板バイアス制御三次元構造MOSFETの設計）と題し、英文で書かれている。本論文は、三次元マルチゲート構造を有するMOSFETにおける基板バイアスによる特性制御の可能性を論じたもので、全5章より構成される。

第1章は「Introduction」（序論）であり、MOSトランジスタの微細化の状況と課題をまとめるとともに、さらなる微細化を可能とする三次元マルチゲート構造MOSFETと低消費電力化に欠かせない基板バイアス制御の必要性を述べており、本論文の背景と目的を明確にしている。

第2章は、「Proposal of Semi-PlanarSOI MOSFETs」（セミプレーナーSOIMOSFETの提案）と題している。まず、短チャネル効果および基板バイアス係数を決定する物理パラメータとそのトレードオフについて考察し、その結果から将来の低消費電力微細トランジスタとしてセミプレーナーSOI MOSFETを提案している・このデバイス構造のコンセプトは、1）三次元マルチゲート構造による短チャネル効果抑制、2）プレーナ構造に近い比較的容易な作製プロセス、3）アスペクト比の低いチャネル構造による有限の基板バイアス係数の確保、である。シミュレーションにより、本デバイス構造の有用性を実証している。

第3章は、「CornerEffect onBodyFactor」（基板バイアス係数のコーナー効果）と題し、三次元マルチゲートMOSFETにおけるコーナー部分が基板バイアス係数に与える影響を論じている。高濃度ドープされたTri-gate型のマルチゲートMOSFETでは、ゲートとのカップリングの強いコーナー部分にサブスレッショルド電流パスが集中することにより、コーナーの形状によって基板バイアス係数が異なる。その結果、基板バイアス係数の逆短チャネル効果、即ちゲート長が短くなるほど基板バイアス係数が大きくなる効果が現れることを初めてシミュレーションにより示した。基板バイアス係数の逆短チャネル効果は、負の基板バイアス印加によってゲート長ばらつきに起因するオフ電流ばらつきをある程度軽減する働きがある。

第4章は、「Device Design Guideline ofMulti-Gate MOSFETs」（マルチゲートMOSFETの設計指針）と題し、短チャネル効果抑制と十分な基板バイアス係数を両立するマルチゲートMOSFETの設計ガイドラインを論じている。チャネル幅とチャネル厚さを変化させてマルチゲートMOSFETのシステマティックなシミュレーションを行い、短チャネル効果と基板バイアス係数の形状依存性を総合的に評価した結果、短チャネル効果抑制と十分な基板バイアス係数を両立する設計ウィンドウが存在することを明らかにした。

第5章は「Conclusions」（結論）であり、本論文の結論を述べている。

以上のように本論文は、三次元マルチゲートMOSFETの短チャネル効果と基板バイアス係数を系統的に評価し、短チャネル効果抑制と大きな基板バイアス係数を両立させるためのデバイス構造を提案するとともに、そのデバイス設計指針を示したものであって、電子工学上寄与するところが少なくない。

よって本論文は博士（工学）の学位請求論文として合格と認められる。