過去30年以上にわたり、LSIはMOSFETの微細化によって集積度と性能を向上してきた。しかしながら近年のLSI中の集積度増大による消費電力増大が非常に大きな問題となっているにもかかわらず、電源電圧低下による従来の低消費電力化手法は限界に近づいてきていると考えられる。そこでMOSFETの設計パラメタ最適化による低消費電力化に加えて、回路動作時の適応制御による低消費電力化手法が将来には重要になると考えられる。このような手法のひとつとしてMOSFETの基板バイアス効果を用いた適応的手法(基板バイアススキーム)が提案されている。この技術は歩留まり劣化の原因となるMOSFETの特性ばらつきをLSI製造後に抑制でき、また動作状態を保持したままMOSFETのリーク電流を桁で抑制できるという点で非常に有望である。基板バイアス効果はMOSFETの特性を劣化させるので、従来は可能な限りの低減の努力がなされたが、基板バイアススキームでは状況に応じてしきい値電圧を変化させるために適切な量が必要となる。基板バイアス効果の大きさを表す基板バイアス係数γは基板電圧Vbの変化に対するしきい値電圧V(th)の変化量ΔV(th)/ΔVbで定義され、ゲート-チャネル間容量CGとチャネル-基板間容量CBの比CB/CGで表されることが知られている。よってγの確保にはCBの確保が重要である。一方将来の高性能デバイスと考えられている完全空乏型 SOI MOSFETへの基板バイアススキームの適用を考えると、厚い埋め込み酸化膜(BOX)のためCBが非常に小さくγの確保が困難である。γの確保にはBOXの薄膜化が必須であるが、近年の微細完全空乏型SOI MOSFETではBOX膜厚を10nm程度とする必要があり、この場合γの増大に加え寄生容量の増大がデバイス性能劣化の要因となる。よってこのままでの完全空乏型 SOI MOSFETへの適用は実用上難しい。

　これらの背景を踏まえ、筆者は基板バイアス係数可変完全空乏型SOI MOSFETを提案した。提案デバイスは、10nm程度の非常に薄いBOXと、不純物濃度が低い基板を持つ完全空乏型SOI MOSFETである。このような構造を用いると、動作時には基板を空乏させることで、基板空乏層直列容量によりCBを、したがってγを小さくできる。一方待機時には基板-BOX界面を反転/蓄積させ基板空乏層容量の効果をなくすことで大きなγが得られる。基板の空乏と蓄積/反転状態の切り替えは基板バイアスの印加により実現できる。これにより、待機時には大きなしきい値電圧の上昇によりリーク電流を低減でき、一方動作時には電流オンオフ比の改善や基板空乏層容量の影響による寄生容量の低減を実現できると考えられる。

　基板バイアス係数可変完全空乏型 SOI MOSFETの動作手法としてType-IとType-IIの二種類を提案した。Type-IとType-IIの違いは基板電圧の印加方法である。図2のように、提案デバイスには基板とBOX-基板界面に反転層を提供する反転層供給電極が用意されているが、Type-Iでは反転層供給電極電圧V(side)と基板電圧V(sub)を同電圧のまま変化させることで動作時と待機時を切り替えるのに対し、Type-IIではV(sub)を負に固定してV(side)のみを変化させることで動作時と待機時を切り替える。図2よりType-I、Type-II両方の手法によりしきい値電圧の変調とγの変調(傾きの変調)が確認でき、本提案デバイスで期待される特性を表していることが分かる。しかしType-IにはBOX膜厚の薄膜化に伴い基板空乏状態を実現する基板電圧範囲が狭まる問題がある。一方でType-IIは動作時にはV(side)に依存せず安定なV(th)を実現し、待機時にはV(side)の変調により従来型と同様大きなV(th)シフトを実現する。またV(sub)の変調により動作時のV(th)調整が可能であり、この効果がチップ間ばらつき補正に応用できる。また動作時には、V(sub)には負バイアスが、V(side)には正バイアスが印加されpn逆バイアス状態となるのでBOX-基板界面の蓄積・反転キャリアはそれぞれの電極に吸収され安定な基板空乏状態を実現できる。よってBOX膜厚が10nm以下の場合でも、動作時のドレインポテンシャルの影響による基板界面の反転といった問題を避けることができ、動作時の性能劣化を最小限に抑えられる。シミュレーション結果によると、提案型の動作時のインバータ遅延は薄膜BOX使用時にも100 nmのBOXを持つデバイスと比較してほぼ劣化がない(図3左参照)。また低アスペクト比チャネルFinFETへ提案型手法を適用してシミュレーションを行い、基板バイアスによる動作時と待機時のV(th)変調と、動作時の基板空乏、待機時の基板反転が実現されることを確認し、提案手法がFinFETでも適用可能であることを示した(図3右参照)。

　シミュレーションで予想された基板バイアス係数可変完全空乏型SOI MOSFETの動作時の高速性を実証するために、10 nmの薄膜BOXを持つウェハ上に0.15μmルールプロセスでリングオシレータを試作して測定評価を行った。図4のように、同じリングオシレータのType-IIで基板が空乏している状態とType-Iで基板が反転している状態とは同じ電流量での性能を比較できる。この特徴を利用して基板反転時と基板空乏時の性能比較を行った結果、Type-IIの空乏時はType-Iの反転時よりも同じ電流量で高速に動作することを示した(図4)。これは基板空乏化によるγと寄生容量の減少による性能向上と考えられる。本提案手法の優位性が実験からも確認できたといえる。

　以上、本研究では、基板バイアススキームに最適なデバイスとして完全空乏型SOI MOSFETを提案し、シミュレーションと実測によりその有用性を示した。提案手法は将来技術である完全空乏型SOI MOSFETと基板バイアススキームの組み合わせを、双方の利点を損なうことなく実現する唯一の手段である。またこの手法はMOSFETの基板部分のみが新規構造であり、一方で近い将来に導入が予想される新技術、たとえば高誘電率ゲート絶縁膜、メタルゲート、ひずみチャネルなどは、すべてMOSFETのチャネルより上部の構造へ適用される。よって本手法はこれらの新技術の導入を阻害せず、既存技術や将来技術との融合性という点からも非常に優れているといえる。

図1　基板バイアス係数可変完全空乏型SOI MOSFETの模式図。左図は基板が反転してγが大きい状態を、右図は基板が空乏してγが小さい状態をそれぞれ表している。基板には基板部分に電圧を印加するための電極のほかに基板反転層形成のための電極が存在する。

図2　左:Type-IとType-IIの電圧印加方式の模式図と、右:しきい値電圧の基板バイアス依存性の実測結果とシミュレーション結果。点線は実測結果を、実線はシミュレーション結果をそれぞれ示す。

図3　左:デバイスシミュレーションにより得られたType-I、Type-IIと従来型完全空乏型SOI MOSFETの動作時のインバータ遅延時間のBOX膜厚依存性。Type-IIはBOX膜厚が10 nm以下でもほとんど性能劣化がない。右:デバイスシミュレーションにより得られた低アスペクト比FinFETにType-IIを適用した場合の電流特性。しきい値電圧のシフトと動作時の基板空乏を確認することができ、FinFETにも適用可能である。

図4　Type-IとType-II動作によって、リングオシレータの遅延時間t(pd)とリングオシレータに流れる電流I(DD_on)の関係の基板バイアス依存性をプロットしたもの。Type-IIがType-Iと比較して同じ電流で7%程度小さいt(pd)を実現できているが、この条件ではType-Iでは基板が反転しているのに対してType-IIでは基板が空乏していると考えられる。

　本論文は，「Variable-Body-Factor Fully-Depleted SOI MOSFETs for High-Speed, Low-Power VLSIs」(和訳:基板バイアス係数可変完全空乏型SOI MOSFET)と題し，英文で書かれている．本論文は，基板バイアス可変MOSFETという新しいデバイス概念を提唱しその有用性と可能性を論じたもので，全6章より構成される．

　第1章は「Introduction」(序論)であり，MOSトランジスタの微細化の状況と課題をまとめるとともに，低消費電力化および特性ばらつき抑制に欠かせない基板バイアス制御の必要性を述べており，本論文の背景と目的を明確にしている．

　第2章は，「Design Considerations for Low-Power Devices」(低消費電力デバイス設計の検討)と題し，低消費電力デバイス設計の課題をまとめている．トランジスタの高速化させるとしきい値電圧が低下し，サブスレッショルド電流により消費電力が大幅に増加する．この問題を解決するためには，基板バイアスによるしきい値電圧制御が必要であることを述べている．

　第3章は，「Characteristics of Body Factor」(基板バイアス係数の特性)と題し，基板バイアス係数を決定する要因と基板バイアス係数と他の電気的特性との関係を論じている．特に，基板バイアス係数が大きいとトランジスタのドレイン電流が劣化することを示し，しきい値電圧制御と駆動力との間にトレードオフが存在することを論じており，次章以降の新デバイス概念提案の技術的背景を明確に記述している．

　第4章は，「Proposal of Variable Body Factor Scheme」(基板バイアス係数可変スキームの提案)と題し，従来固定値であった基板バイアス係数を可変にする新しいデバイス概念を提案している．この新デバイスでは，SOI基板の空乏化を利用して高速動作が必要な動作時には基板バイアス係数を小さくし，消費電力を抑制するときには基板バイアスを大きくする．シミュレーションにより，本デバイスが長チャネル領域において基板の空乏により駆動力が向上すること，および短チャネル領域において寄生容量の低減により回路の高速動作を達成可能であることを明らかにしている．

　第5章は，「Measurements of Variable Body Factor Fully-Depleted SOI MOSFETs」(基板バイアス係数可変完全空乏型SOI MOSFETの実測評価)と題し，前章で提案した基板バイアス係数可変完全空乏型SOI MOSFETを実際に試作し評価した結果について述べている．単体デバイスにおいて，基板の空乏・反転により基板バイアス係数が変調されること，およびドレイン電流が基板の空乏により増大することを示した．また，短チャネルデバイスで構成されるリングオシレータにおいて，基板の空乏により回路動作が高速化されることを実測により示し，本デバイスの有効性を実証している．

　第6章は「Conclusions」(結論)であり，本論文の結論を述べている．

　以上のように本論文は，低消費電力化および特性ばらつき補償に有効な基板バイアス係数可変MOSFETという新しいデバイス概念を提案し，その有用性をシミュレーションと実測を通じて実証したものであって，電子工学上寄与するところが少なくない．

　よって本論文は博士(工学)の学位請求論文として合格と認められる．