ダイナミックランダムアクセスメモリ(DRAM)は、メモリセル構造が単純であるという特徴ゆえに、半導体メモリの中でも特に高集積化・低価格化に適している。1970年に1kビットのDRAMが登場して以来、その記憶容量はほぼ3年で4倍のペースで向上してきた。DRAMは、半導体技術の開発を牽引し、ビット単価の低下と応用範囲の拡大をもたらし、各種エレクトロニクス機器の小型化、高機能化、低価格化に多大の貢献をしてきた。

　本論文では、このDRAMの高集積化を支えてきた各種回路技術について論ずる。これらの回路技術は、回路規模の増大や素子の微細化によって顕在化する問題を解決してきたと言える。言い換えれば、デバイスの微細化(いわゆるMOSトランジスタのスケーリング則)によっては改善されない項目について、回路的な面から解決策を提供してきたと言える。

　最初に、DRAM発展の歴史を踏まえ、それを支えてきた回路技術について概観する。回路技術としては、まず微細な1トランジスタ形メモリセルからの微小な読み出し信号を検出するための高S/N化技術が重要である。次に、低消費電力設計が高集積化のための重要課題である。DRAMの大容量化に伴う回路規模の増大と、アクセス時間短縮のための回路動作の高速化は、必然的に消費電力の増加をもたらすからである。低消費電力化技術として特に重要なめは低電圧化である。さらに、低コスト化・高信頼化といった性能向上に直結はしないが製品化のためには重要な技術がある。低コスト化のなかでも最も重要なのは、歩留りを向上させて製造コストを低減するための欠陥救済である。

　次に、これらの回路技術の中で、本論文で取り上げる技術の位置付けを明らかにする。すなわち、動作時の低消費電力化および微細素子の高信頼化のための技術としてのオンチップ降圧方式、待機時の低消費電力化技術としてのサブスレッショルド電流低減回路、低コスト化技術としての欠陥救済である。電圧リミッタ回路を用いたオンチップ降圧方式は、内部回路の低動作電圧化と外部電源電圧の互換性を両立させる有力な方法である。サブスレッショルド電流低減回路は、像電圧化に伴って顕在化するMOSトランジスタのサブスレッショルド特性によるリーク電流の問題を回路的に解決する手段である。欠陥救済技術は歩留まりを向上させ、製造コストを低減するための効果的な手法である。

　以下、各論に入り、まずオンチップ降圧方式を実現するための電圧リミッタ回路(降圧回路)について詳細に論じる。

　まず、高集積DRAMにおけるオンチップ降圧方式の必要性と課題について考察する。オンチップ降圧方式は、電源電圧の標準化、電池動作対応、および高性能化設計の点で重要な技術である。課題としては、電流供給能力、電圧の安定性・回路の安定性、バーンイン対応があげられる。次に16MビットDRAMについて、電圧リミッタ回路を含むオンチップ電源回路によって内部電源電圧を精度よく発生するための回路方式を提案する。内部電圧発生方法の検討を行い、電圧リミッタ回路の基本的な設計を行う。レーシング防止のための基準電圧切り換え回路と、PMOS負荷の差動増幅器を用いたドライバ回路を設計する。設計した回路を、0.6μm技術を用いた16MビットCMOS DRAM実験チップに実装し、評価して、電圧リミッタ回路の基本特性を確認する。

　次に、電圧リミッタ回路の電圧ばらつきと交流的な特性について検討する。オンチップ降圧方式を実用化するためには、内部電源電圧が外部電源電圧や温度の変化、さらには製造プロセスのばらつきに対して安定でなければならず、電圧リミッタ回路自体の動作も安定でなければならない。これらの要求に応える方法として、しきい電圧差方式基準電圧発生回路、トリミング回路、および安定化ドライバ回路から成るDRAM用電圧リミッタ回路を提案する。基準電圧発生回路とトリミング回路により、電源電圧、基板電圧、温度、およびプロセスばらつきに対して安定な電圧が得られることを示す。ドライバ回路には、DRAMの動作と共に負荷の大きさが時間的に変化してもフィードバックループの安定性を保つために、位相補償回路を付加する。これにより、周波数帯域を保ちながら位相余裕55°を確保できる。提案した回路を16MビットCMOSDRAMに実装し、その動作を確認する。外部電源電圧、温度、およびプロセスばらつきによる直流的な電圧の変動は、トリミングにより最大±65%以内に抑えられる。また、交流的な電圧変動量は、外部電源電圧の変動時には±3%、DRAMの動作時には±10%以内であり、DRAM用の電源としては十分な安定度である。

　さらに、電圧リミッタ回路をバーンイン対応にする方法について検討する。バーンインを可能にするためには、電圧リミッタ回路は、バーンイン時には通常動作時よりも高い電圧を精度よく発生できるようにしなければならない。これを実現する方法を検討し、二重レギュレータ・二重トリマ方式を提案する。この方式は、レギュレータとトリマとをそれぞれ2個有する。1組は通常動作電圧発生用、もう1組はバーンイン電圧電圧発生用である。これにより、通常動作時の定電圧性を保ちながら、バーンインに必要なストレス電圧を精度よく発生することができる。バーンイン時には、内部電源電圧を外部電源電圧を基準に安定化するのが特徴である。電圧のばらつきは、2個のトリマにより、バーンイン時、通常動作時ともに、±13mV以内に抑えることができる。提案した回路を16MビットCMOS DRAMに適用して評価し、外部電源電圧を上昇させることにより、所望のバーンイン電圧が得られることを確認する。

　次に、サブスレッショルド電流低減回路による待機時消費電力の低減について述べる。低電圧化は低消費電力化の有効な手段であるが、動作電圧を下げながら回路の動作速度を維持・向上させるためには、MOSトランジスタのしきい電圧もそれに比例して下げる必要がある。しかし、しきい電圧を下げると、サブスレッショルド特性によるリーク電流が増大し、これによる待機時消費電力の増加が深刻な問題になる。サブスレッショルド電流を回路的に低減する方法として、待機時にサブスレッショルド領域にあるMOSトランジスタのソースに可変インピーダンスを挿入する方法を提案する。この方法の応用について議論し、待機時における回路中の各ノードのレベルがあらかじめ予測できるように工夫することにより、組合せ回路にも順序回路にも適用できることを示す。回路シミュレーションによってこの方法の効果を確かめ、16GビットDRAMの場合、待機時のサブスレッショルド電流を1.1Aから0.29mAまで低減できることを示す。提案した方式を256MビットシンクロナスDRAMに適用し、待機時のサズスレッショルド電流を1.29mAから0.24mAまで低減した結果を報告する。

　次に、欠陥救済方式について述べる。従来の欠陥救済方式では、メモリの高集積化とともに、予備線数増加によるチップ面積の増大、および予備線の不良による歩留りの低下という問題が顕著になることを明らかにする。これは、必要な予備線数の増加とアレー分割数の増加という2つのトレンドのためである。これらの問題を解決するため、可変選択方式と称する新しい欠陥救済方式を提案する。この方式の特徴は、不良線を置換えるための予備線と、不良のあるアドレスを記憶するためのアドレス比較回路との関係を、従来は固定されていたのに対して、可変にすることにある。これにより、予備線とアドレス比較回路双方の使用効率を向上せしめ、チップ面積の増加率を抑え、あわせて歩留り改善効果を高めることができる。歩留り改善効果を見積り、64Mビット以上のDRAMの量産初期においては、提案した方式は従来方式の2倍以上の歩留りを実現できることを示す。この方式をさらに改良する方法として、アドレス比較回路にドントケア値をプログラムできるようにして、グローバルな不良を効率良く修復できる方式を提案する。

　最後に、以上の検討結果をふまえ、DRAMの高集積化を支えてきたオンチップ降圧方式、サブスレッショルド電流低減技術、および欠陥救済技術の今後の展望について考察する。

　本論文は、「DRAM高集積化回路技術に関する研究―低電力化と欠陥救済技術―」と題し、9章からなる。DRAMは、メモリセル構造が単純であるので高集積化に適し、エレクトロニクス機器の小型化、高機能化、低価格化に多大の貢献をしてきた。この高集積化は、半導体のデバイス技術・プロセス技術に負うところが大きいが、同時に回路技術によるところも多大である。本論文は、その回路技術について、特に低消費電力化のために重要な低電圧化を実現するための回路技術と、低コスト化技術としての欠陥救済技術につて論じたものである。

第1章「序論」は、DRAMを巡る技術の発展をまとめるとともに、本論文の目的と構成について述べたものである。

第2章「DRAM高集積化の回路技術課題」は、DRAMを大容量化する際に顕在化する技術課題として、高S/N化、高信頼化、低コスト化、低消費電力化を取り上げ、それらを解決するために開発されてきた回路技術について概観し、その中で本論文で取り上げる技術の位置付けを明らかにしている。

第3章「DRAM電圧リミッタ回路の基本設計」は、電源電圧の標準化、電池駆動からの要請、チップの高性能化などを目的として、外部電源よりも低い電圧をチップ上で発生させることが行われるが、その中心回路である電圧リミッタ回路の構成法について考察したもので、内部電源電圧を精度良く発生させるため、基準電圧発生回路で発生した電圧をもとに、複数個のドライバ回路で内部電源電圧を発生させる方式を提案し、それを16MビットDRAMチップに搭載して評価している。その結果、内部電源電圧の外部電源電圧依存性0.5%、電圧回復時間30nsとなり、十分優れた特性を持つことを示している。

第4章「DRAMリミッタ回路の安定化」は、内部電源電圧の安定性、電圧リミッタ回路自体の安定性を満たす回路を考察したものであるが、実用化のためには前章で述べた基本特性の他にこれらを考慮することが重要であるのにかかわらず、従来これらは考慮されてこなかった。本章では、これらの要請に答えるために、MOSトランジスタの閾値電圧差を利用した基準電圧発生回路、基準電圧のプロセスばらつきを補償するためのトリミング回路、位相補償回路を付加したドライバ回路、からなる方式を新たに提案している。更にこの回路を16MビットDRAMに適用して評価した結果、基準電圧発生回路とトリミング回路により、電源電圧、基板電圧、温度、およびプロセスばらつきに対して安定な電圧が得られるとともに、位相補償回路を付加したドライバ回路によって周波数帯域を保ちながら、位相余裕55°を確保しており、回路の安定性の目安である45°を上回って十分な値であることを示している。

第5章「バーンイン対応電圧リミッタ回路」は、チップ出荷後の初期不良率低減のために行われる過負荷操作であるバーンインを可能ならしめるための工夫について述べたものである。バーンインは内部回路に通常動作時よりも高い電圧を印加することで行うが、それを可能ならしめるためには、電圧リミッタ回路が、バーンイン時に通常動作時よりも高い電圧を精度良く発生できることが必要で、従来、その考慮がなされていなかった。本章では、レギュレータとトリマを2個ずつ設け、通常動作用と、バーンイン用に各一組を用い、トリマにはデコード方式を用いる回路を提案しており、DRAMに適用評価した結果、通常動作時の低電圧性を保ちながら、バーンインに必要なストレス電圧を精度良く発生することができ、電圧のばらづきを、両動作時ともに±130mV以内に抑えることができることを示している。

第6章「サブスレッショルド電流低減による待機時消費電力の低減」は、動作電圧を下げるために行うMOSトランジスタの閾値電圧の低電圧化が、待機時リーク電流を増やすという問題に対処するために考案した、可変ソースインピーダンス法について述べたもので、この方式は、MOSトランジスタのソースに可変インピーダンスを挿入することにより、動作時の速度劣化を最小限に抑えながら、待機時のサブスレッショルド電流を大幅に低減できる効果を持っている。この章では、本手法を高集積DRAMに適用した場合の待機時消費電流低減効果を予測して、16GビットDRAMでは、1.1Aから0.29mAに低減できることを示すとともに、256MビットSDRAMに適用した結果も与えている。

第7章「可変選択欠陥救済方式」は、従来から歩留まり向上対策として取られて来た不良メモリセルと予備メモリセルとの置き換え手法が、更なる高集積化に伴って、置き換えの単位である複数セルを接続する線数の増大を生み、予備線自体の不良を考慮する必要性を招くという問題を考察し、これを解決する新しい欠陥救済手法として可変選択方式を提案したものである。これは、予備線と、不良アドレスを記憶するためのアドレス比較回路との関係を可変にしたもので、それにより、予備線とアドレス比較回路双方の使用効率を高め歩留まりを改善することができる。歩留まり改善効果を見積もった結果、64Mビット以上のDRAMの量産初期においては、従来方式に比して2倍以上の歩留まりを実現できることを示している。

第8章「今後の展望」は、前章までに述べてきた技術の、その後の発展と今後の展望について考察したものである。

第9章は「結論」である。

以上、これを要するに本論分は、DRAMの高集積化を可能にするための回路技術について考察し、電圧リミッタ回路の構成法、安定化手法、バーンイン手法、待機時電流低減手法、欠陥救済手法などを具体的に提案して評価したもので、実用にも供された優れた技術を与えており電子工学上貢献するところ少なくない。

よって、本論文は、博士(工学)の学位請求論文として合格と認められる。