DRAMとロジックを同一チップ上に混載したシステムLSIは、チップ内部の広いI/Oバスによる高性能化、低消費電力化、電磁干渉の低減、チップ数の削減による省スペース化の利点を有する。DRAM混載集積回路の高性能化とメモリの大容量化は主にデバイスの微細化により実現され、携帯端末やデジタルカメラやデジタルビデオに代表される携帯機器等に適用されてきた。0.25μmプロセスルールのレベルで4MByte規模の大容量メモリと数百万ゲート規模の高密度ゲートとのワンチップ化を実現できるようになったが、今後の技術開発では、(1)DRAMとロジックプロセスの相違によるトランジスタ性能や配線ピッチの格差の改善、(2)低電圧動作での高性能化、(3)内部データバスの低消費電力化が問題になる。さらに、(4)多様化するシステム要求に対応するために設計の高効率化も重要になる。そこで、DRAMを混載することにより生じる上記(1)〜(4)の課題を、メモリセルアレイ構成の最適化、回路構成、データバス構成と、新たに提案する設計手法によって克服し、技術的指針を得た。

　課題(1)であるDRAMとロジックのプロセスの主な相違は、主に縦構造とトランジスタ構造の差によるものである。前者に関して、DRAMプロセスは3次元のメモリセルキャパシタを形成するため多層ポリシリコンプロセスであるのに対し、ロジックプロセスではゲートの高密度化のため、狭ピッチの多層メタル配線に重点が置かれている。我々は、配線の相関膜平坦化プロセスの適用と、ビット線をコンタクトパッドに用いることで、DRAM部分とロジック部分の段差と、コンタクトホールのアスペクト比を改善した。さらに、DRAM混載プロセスで最適化した低コストのスタンダードセルライブラリーを提案した。低抵抗化したビット線を、レイアウトのスタンダードセルの内部配線として用いることで、セル高を削減するとともに、セル上に最下層メタル配線のチャネル領域を確保した。その結果、レイアウト面積を50%削減することができた。

　次にトランジスタ性能格差に関しては、同一ゲート長で比較すると、DRAMの方がロジックより劣っている。メモリセルキャパシタ生成時の熱処理工程と、信頼性確保のためのゲート酸化膜の厚膜化が主な原因である。前者に関しては熱処理低減の工夫がなされてきた。後者に関しては、ゲート酸化膜の作り分けで回避してきたが、プロセスコストが増加する。そこで、電界ストレス緩和型DRAMメモリアレイ構造を提案して解決を図った。トランジスタのオフリーク電流は、電源電圧の低電圧化に依らず、しきい値電圧の低下に対して指数関数的に増加する。ここで、データ保持特性の観点からDRAMセルトランジスタのしきい値電圧が高く設定されている。しきい値電圧ロス無くハイデータを保持するため、選択ワード線の電圧をしきい値電圧と電源電圧との和より高く昇圧している。これが、DRAMのゲート酸化膜厚膜化の原因で、デバイスの微細化に伴って、ロジックトランジスタとの格差が顕著になる。提案したメモリアレイ構成では、メモリセルキャパシタカップリングで蓄積電荷を確保するので、選択ワード線の昇圧が不要になる。また、データ保持特性の改善、セルプレートの分割数の削減、データ保持特性の改善のため、非選択のワード線レベルを負電圧にしている。ワード線レベルの負電圧化で問題であった、メモリセルトランジスタのゲート・ドレイン間の高電界も、メモリセルプレートの電位を適切に制御して緩和する。その結果、高信頼性を維持しながら、DRAM部のゲート酸化膜厚をロジック部並みに薄くすることができた。その効果は低電圧化するほど顕著で、電源電圧が1.2Vの場合にトランジスタ性能改善の効果が1.7倍に達する。提案した構成ではゲート酸化膜の作り分けが不要になるのでプロセスの低コスト化に寄与する。

　課題(2)に関する我々の取り組みについて述べる。低電圧化では、次の問題があった。DRAM部分に関しては、蓄積電荷の減少と接合容量の増加によってビット線容量が増加して読み出し電圧が減少すること。ロジック部分に関しては、短チャネル効果とS-Factor抑圧の両立が従来のバルクCMOSでは困難なことである。一方、SOIデバイスは、接合容量が小さく、前述したバルクCMOSの問題点を解決できるのでロジックの低電圧化に対し有望である。DRAM部分に関しても、ソフトエラーの改善と、接合容量低減による読み出し電圧の確保を期待できる。以上の背景から、SOIに着目した。まず、ボディー電圧を適切に制御することでロジック部分の高速化と待機電流の低減を図った。PMOSとNMOSのボディー電圧をアクティブ時にイコライズする、もしくは、出力電圧をボディーに帰還して駆動能力を向上することでゲート遅延時間を従来の約25〜30%短縮することができた。一方、SOI-DRAMではボディー電位の浮きにより、動的なデータ保持特性が劣化する。そこで、前述の電界緩和型DRAMアレイを適用し、非選択ワード線レベルを負電圧にすることでチャネルリークを抑えた。その結果、動的データ保持時間を従来の2.5倍に改善することができた。

　課題(3)の広い内部データパスの低消費電力化に関しては、非同期パルス圧縮データ転送方式を提案することで解決を図った。パルス幅変調は通信の分野で知られており、1ビットバス上に多ビットのデータを転送する。ここで、チップ内部のバスに伝わるパルスの両エッヂを基準にしてパルス幅変調するので、サンプリングクロックスキューの問題が生じない。さらに、変調と復調の回路をデバイスばらつきの影響の小さな構成にすることで分解能を高めた。また、メモリアレイから転送される小振幅のリードデータを、高速かつ低消費電力で増幅可能な回路構成を提案した。その結果、内部バスでの消費電力を従来の36%に削減することができた。

　課題(4)に関して、DRAM部の設計工期改善化手法とシステム性能評価に基づいたオンチップメモリ構成の最適化手法を検討した。DRAMを集積したシステムLSIでは、DRAMの容量や制御手法が、ユーザーの要求に応じて多様化する。ここで、DRAMの制御回路はメモリアレイ特性(ワード線やビット線の抵抗または寄生容量)を考慮して最適化されるため、DRAMはハードマクロ化して扱われていた。その結果、多様化するユーザー要求への対応が困難であった。そこで、仮想ソケットアーキテクチャーを提案した。コマンド入力に応じて遷移する内部状態を制御するステートマシン部分とメモリアレイ構成に応じたタイミング調整部分とに二分する。前者にはASIC設計と同じクロック同期回路を適用し、論理合成ツールやタイミング駆動自動レイアウトツールを用いて設計の自動化を図った。後者には、数種類の基本遅延回路ライブラリとDRAMの容量に応じた遅延パラメータを用意することで、回路設計とレイアウト設計を自動化した。これらを、機能記述言語を使ってソフトマクロ化しシステムの多様化に対応した。ロジック部の機能記述と組み合わせて論理合成すると余分なインターフェースがなくなるので、メモリレイテンシーも改善する。さらに、クロック同期回路をべースにした自動化設計ツールの適用により、ASICとほぼ同じ設計工期を達成した。0.18μmプロセスルールの64Mb-SDRAMのテストデバイスに、前述の低コストスタンダードセルライブラリーと本設計手法を適用した所、ワースト条件で180MHzの高速動作を確認した。

　これまで、DRAMを混載した集積回路では、主に低消費電力化と省スペース化に重点が置かれていた。一方、チップ内部の広いI/Oバスを有効活用するには、ロジックとアプリケーション側の最適化が重要になる。我々は、プロセッサモデルとメモリモデルの様々な組み合わせで、数種類のアプリケーションを実行することで、DRAMオンチップ化による性能改善効果を示した。プロセッサモデルとして、シングルチップマルチプロセッサのようなハイエンドのプロセッサと一般的なユニプロサッサを、メモリモデルとして、オンチップDRAMをメインメモリにしたシステムとオンチップSRAMキャッシュメモリシステムとを組み合わせた。既存のプロセッサシミュレータをベースに、イベントドリブン型のメモリモデルを結合した機能記述モデルを新たに作成して、ソフトウエアを実行した。その結果、浮動小数点アプリケーションやマルチプログラミングのような、メモリ参照頻度の高いソフトウエアを、シングルチップマルチプロセッサの様に複数命令を同時実行可能な高性能のプロセッサで実行して初めて、SRAMオンチップキャッシュシステムの性能を上回ることが判った。このように、低消費電力と省スペース化以外に、高速化の面でDRAMオンチップ化のメリットを引き出すためには、ロジック側のアーキテクチャとアプリケーションの最適化が重要であると言える。

　これら提案した技術の有効性を、0.35μm-0.18μmプロセスルールのテストデバイスの試作、回路シミュレーション、デバイスシミュレーション、もしくは、システムの機能記述モデルを用いたシミュレーションで検証し、システムLSIに搭載したDRAMの低消費電力化と高速化に関する技術的指針を得た。

　本論文は、「study on Low Power and High Speed Embedded DRAM for system LSI」(和訳:システムLSIに搭載されたDRAMの低消費電力化と高速化に関する研究)と題し、7章からなる。システムLSIに搭載されたDRAM(以下、Embedded DRAMと略す)は、チップ内部の広いI/Oバスによる高速化、低消費電力化、電磁干渉の低減、チップ数の削減による省スペース化の利点を有する。本論文は、高集積化に伴って一層高まる低消費電力化と高速化の要求に応えるための回路技術について論じたものである。

　第1章は「序論」で、Embedded DRAMの特徴と発展の経緯を述べるとともに、発展に伴って生じた技術課題を分析することで、本研究の目的と意義を明らかにしている。

　第2章は、「プロセスミスマッチを改善した高性能Embedded DRAMの回路技術」と題し、DRAMとロジックプロセスの相違によるトランジスタ性能の格差を改善するためのメモリアレイ構成を述べている。DRAMプロセスではワード線の昇圧による電界ストレスを緩和するためゲート酸化膜を厚膜化しているので、ロジックプロセスと比較するとトランジスタ性能が低い。提案した電界ストレス緩和型メモリアレイ構成では、データ保持特性と高信頼性を維持しながらDRAM部のゲート酸化膜厚をロジック部並みに薄膜化することができるので、トランジスタ性能が改善する。その効果を回路シミュレーションと試作デバイスによって明らかにしている。

　第3章は、「低電圧動作のための回路技術」と題し、接合容量の低減等の利点から低電圧動作に適したSilicon on Insulator(SOI)を利用したEmbedded DRAMの回路技術を述べている。SOI基板上に構成されたDRAMの問題点であるボディの浮きによるデータ保持特性の劣化が、前章の電界ストレス緩和型メモリアレイ構成の採用により改善することを、デバイスシミュレーションによって明らかにしている。さらにボディ電圧を適切に制御した新たな回路構成を提案し、1.2V以下の低電圧で待機電流の低減と高速動作を両立することを、試作デバイスの評価で実証している。

　第4章は、「DRAMとロジック間の高性能オンチップインターコネクト」と題し、チップ内部の広いI/Oバスとそのインターフェースの低消費電力化と高速化のための回路技術を述べている。パルスの両エッヂを基準にしてパルス幅変調した信号を非同期転送することで広いバンド幅と低消費電力化を実現可能にするための回路構成、DRAMの読み出しデータを高速かつ低消費電力で増幅する回路構成を提案し、回路シミュレーションでその有効性を明らかにしている。

　第5章は、「設計工期短縮するためのEmbedded DRAMの設計手法」と題し、DRAMの容量や制御手法の多様化への対応に適した回路構成と設計手法を述べている。従来、DRAMはハードマクロ化して扱われていたため、多様化するユーザー要求への対応が困難であった。DRAM制御回路を、コマンド入力に応じて遷移する内部状態を制御するためのクロック同期回路と、メモリアレイ構成に応じてタイミング調整の最適化を要する遅延回路とに二分してソフトマクロ化し、さらにDRAM特有のデバイス構造を有効活用したスタンダードセルライブラリを備えることで、高品質の回路と高密度のレイアウトをASICとほぼ同じ設計工期で自動生成することができる。0.18umプロセスルールの64Mb-SDRAMのテストデバイスに適用してその効果を実証している。

　第6章は、「高性能マイクロプロセッサに搭載されたDRAMのシステム性能評価」と題して、低消費電力と省スペース化以外に、高速化の面でEmbedded DRAMのメリットを引き出すためのロジックとアプリケーションに関してまとめている。新たに作成したイベント駆動型メモリモデルを用いた性能評価を通じて、浮動小数点アプリケーションやマルチプログラミングのようなメモリ参照頻度の高いソフトウエアを、シングルチップマルチプロセッサの様に複数命令を同時実行可能な高性能のマイクロプロセッサで実行して初めて、従来のSRAMオンチップキャッシュシステムの性能を上回ることを定量的に示している。

　第7章は、「結論と今後の展望」と題して、本研究で得られた主要な成果についてまとめるとともに、今後の展望について考察したものである。

　以上、本論文は、システムLSIに搭載されたDRAMの低消費電力化と高速化を実現するための回路技術について研究を行い、プロセスミスマッチを改善するためのメモリアレイ構成、高速化と待機電流の低減を両立するための低電圧回路技術、高性能オンチップインタコネクトなどを提案し、試作デバイスやシミュレーション評価によってその有効性を実証したものであり、電子工学の発展に貢献するところが少なくない。よって、本論文は、博士(工学)の学位請求論文として合格と認められる。