ディープサブミクロン時代のＬＳＩデバイスの研究開発では、スケーリングの主目的がそれまでのサブミクロン時代のメモリを主体とした高集積化から、マイクロプロセッサに代表されるロジックチップの高性能化へと変わってきた。1990年代を通してスケーリングによる高性能化を追求してきた結果、これまで用いることのできなかった例えば大型コンピュータや高周波分野等へもＣＭＯＳが用いられるようになってきており、ほとんどのＬＳＩがＣＭＯＳで作られるようになってきている。また、高性能素子の集積化が消費電力の問題を顕在化させ、消費電力の低いデバイスの必要性が顕在化したため、構造が単純で消費電力の少ないデバイスとしてＣＭＯＳが注目されたものと考えられる。

ＭＯＳＦＥＴの性能向上はスケーリングにより行われてきた。このスケーリング指針のなかに、材料や新たな動作原理等は入っていないため、高性能化はデバイス構造によって果たす必要があった。そこで本論文は、デバイス構造の点からＭＯＳＦＥＴの高性能化について検討を加えるものである。ここでは実験的にデバイス構造の高性能化の効果を明らかにするため、図1．1の枠に示す新たに提案したデバイス構造を実際のＬＳＩプロセスを用いて試作し、その素子特性の評価を行った。

以下、本論文の各章ごとに検討したことを明らかにし、ディープサブミクロン世代におけるＭＯＳＦＥＴの高性能化についてデバイス構造からみた考察をまとめる。

本論文の第2章では、基板不純物濃度とチャネル長の関係について検討した。まず、従来のスケーリング指針に従って基板不純物濃度を高くすると閾値が高くなるため、低電源電圧化の障害となることを明らかにした。これを回避するには、チャネル表面付近の基板濃度を低くすることが必要であることを示し、さらに、このチャネル構造で短チャネル化を行うためには、ゲート電極によりチャネルを制御することが必要なことを明らかにした。これを基にデバイス構造について検討し、ダブルゲート型ＳＯＩの有効性を明らかにした。ここでは、従来の平面ＭＯＳ配置では実現困難と考えられた積層構造が、縦型配置を採ると通常のプレーナ技術によりバルク基板を用いて形成できることを示し、さらに試作した新構造デバイス（ＤＥＬＴＡ）の特性を評価することで、ダブルゲート型ＳＯＩにおいて、ゲート電極が有効に短チャネル効果を抑制することを実証した。これによって、ＭＯＳＦＥＴで低濃度不純物チャネルと短チャネル化が両立できることを明らかにした。

第3章において、拡散層に起因する寄生抵抗について検討した。ＭＯＳＦＥＴの特性劣化のなかで、特にソースに現れる寄生抵抗による電圧降下は、ソース、ドレイン間の電圧を低下させるだけでなく、ゲート電極のチャネルへのオーバードライブを小さくするため大きな問題になる。ここでは基板との反応を必要とするシリサイドによる拡散層の寄生抵抗低減法は、浅接合化を求めるスケーリングとの整合性に欠けることを明らかにした。また、拡散層中での寄生抵抗成分を解析することで、浅接合化を進めると、拡散層の抵抗が高くなるために金属層とシリコン層の接触抵抗が顕在化することを明らかにした。次いで、こうした問題を回避するため拡散層の積み上げ構造を用いることの有効性を示し、選択タングステンプロセスを用いて拡散層上に金属層を積み上げる構造を実現した。この構造を30ｎｍの極浅接合まで適用することで、積み上げ構造のスケーラビリティを実証した。

第4章では、ゲート電極の抵抗について検討した。ゲート電極の抵抗は、これまでデジタル応用の分野ではあまり着目されなかった。しかし、ゲート抵抗低減のためサリサイド構造を得るために用いられていたチタンシリサイドが細線効果を持っていたため、ゲート長が0.2μｍ以下になると寄生抵抗として問題が顕在化した。そこで、まず、この細線効果による抵抗値の増大は、ディープサブミクロン世代においてゲート遅延として顕在化することを示した。また、この課題に対して選択ＣＶＤプロセスを用いた自己整合によるＴ字型ゲートを形成することで、大きく抵抗低減ができることを明らかにした。ここで開発したプロセスは従来のサリサイドプロセスを踏襲しており、ゲート抵抗を低減しても微細化を阻害することはないことを示した。この構造を用いたデバイスによる回路遅延とモデルを比較検証することで、さらにチャネル長が短くなるとゲート抵抗の影響が、より支配的になることを明らかにした。

第5章では、ＳＯＩ−ＭＯＳＦＥＴにおける基板の効果について検討した。現在、ＬＳＩの市場として携帯情報機器の比重が高まってきている。そのなかでＭＯＳＦＥＴを高周波分野へ応用することが考えられる。この場合、駆動力に劣るＭＯＳＦＥＴにとって基板での信号損失を抑えるためＳＯＩを用いることが考えられる。そこで、基板による効果を明らかにするため、バルクとＳＯＩおよびサスペンデッド構造による比較を行った。サスペンデッド構造は、ＳＯＩの埋め込み酸化膜を素子の加工中保護膜として用い、支持基板のシリコンをエッチングすることで中空に素子を形成したものである。この構造では、基板による影響を取り除くことができている。これらの特性を比較することで、ＳＯＩ−ＭＯＳＦＥＴにおける基板の効果が、ＤＩＢＬが埋め込み酸化膜および支持基板（中空）を介した容量結合モデルにより表されることを明らかにした。また、ＳＯＩおよびサスペンデッド構造により基板の損失を抑制することで、ＭＯＳＦＥＴおよびスパイラルインダクタが良好な高周波特性を示すことを明らかにした。

第6章において、ここまでの検討をもとに将来のＭＯＳＦＥＴ構造について検討した。ＭＯＳＦＥＴのスケーリングがディープサブテンスミクロン（＜25ｎｍ）まで進むと、反転層容量などの本質的な問題がスケーリングの限界要因として出てくることが明らかである。まず、これまでのスケーリングに代え、低濃度（真性）チャネルを用いることの有効性を明らかにした。第2章で示した検討をもとにダブルゲート型ＳＯＩ−ＭＯＳＦＥＴを用いて低濃度（真性）チャネルを持ったデバイスを形成できることを示した。ここではＳｉＧｅ混晶をゲートに用いて仕事関数を制御することで、不純物濃度に依らずに閾値を設定できることを示し、低濃度（真性）チャネルが実用的なものであることを明らかにした。また、第3章−第5章の検討結果から、自己整合プロセスによる積み上げ拡散層構造や、この積み上げ拡散層によるＴ字型ゲート電極構造を用いて新たに形成したＦｉｎＦＥＴにより、ＭＯＳＦＥＴのもつ高集積性や微細加工性が、ディープサブテンスミクロンまで維持されることを明らかにした。この構造では、電流駆動力は平面レイアウトではなくフィンの高さに依存しているため、微細化によらない特性向上が可能であることを明らかにした。

従来のスケーリング法では物理的な限界を迎えると考えられるディープサブテンスミクロン領域において、デバイスの性能向上を図るうえで新たな材料や動作原理に対する期待は益々強くなるものと考えられる。しかし、こうした研究開発には長い時間が求められるため、ロードマップに載った時間枠では実現が困難なことが考えられる。そこで、本論文中に示したように洗練された構造を用いることで、スケーリングによるＭＯＳＦＥＴの性能向上を維持できることを明らかにした。

サブミクロン/ディープサブミクロン時代のデバイス構造推移

本論文は「デバイス構造に着目したディープサブミクロンMOSFETの高性能化の研究」と題し、MOS電界効果トランジスタ(MOSFET)の微小化に伴って現れる短チャネル効果などの欠点を、新しいデバイス構造を創出することによって回避し、微小化によって本来期待される高性能のデバイス動作を実現させた研究の結果を論述したもので、全7章に分けてその内容が述べられている。

第1章は序論であって、集積回路技術の進展に伴ってMOSFETに要求される微小化、特に短チャネル化とその結果生じる短チャネル効果等の問題点を、微小化の設計指針であるスケーリング（比例縮小）原理に即して整理し説明している。

第2章は「低濃度チャネルにおける短チャネル効果の抑制」と題し、しきい電圧を上昇させないためにシリコン基板不純物濃度を低く保って短チャネル化を行う場合に、短チャネル効果の発生を抑制する手段としてチャネル表面付近の基板不純物濃度を低くした構造を検討し、その発展としてチャネルの表裏にゲート電極を設けるダブルゲート構造が有効であることを延べ、この構造をバルク基板の上で実現させる新構造デバイスDELTAを提案して、その解析と試作実証によって、低不純物濃度と短チャネル化が両立できることを明らかにしている。

第3章は「ソース、ドレイン構造に起因する寄生抵抗効果」と題して、ソースおよびドレイン部分の拡散層にシリサイドを用いる従来の構造では、浅い接合になるほど寄生抵抗によってスケーリング通りの高性能化が妨げられることを解析と実験によって示し、これを解決するためにソース・ドレイン部の積み上げ構造を提案して、選択タングステンプロセスによる金属層の積み上げ構造を採用することによって寄生抵抗を減少させ、接合深さ30nmの極浅接合までスケーリング則に沿った高性能化が可能であることを実証している。

第4章は「ゲート構造が高速動作に及ぼす効果」と題し、ゲート線幅が小さくなった時チタンシリサイドによるサリサイド構造では粒界との関係で抵抗が増大する細線効果が現れることを明らかにし、これに代わるものとして選択CVDプロセスを用いた自己整合によるT字型ゲートを採用してゲート抵抗を低減させた成果を述べている。

第5章は「SOIデバイスにおけるシリコン基板の影響」と題して、携帯情報機器における高周波通信応用のためにSOI構造を採用した場合に、シリコン基板による信号損失の程度を評価し、裏面から基板を除去したサスペンデッド構造とすることによってMOSFETおよびスパイラルインダクタがより良好な高周波特性を示すことを実証している。

第6章は「サブテンスミクロン領域におけるMOSFETの課題とデバイス構造」と題して、以上の研究をもとにディープ・サブテンスミクロン（25nm以下）領域における最適のMOSFET構造を検討し、低濃度チャネルでもシリコン・ゲルマニウム混晶ゲートを用いることによって閾値制御ができることを示し、積み上げ拡散層によるT字型ゲートを採用したFinFETの提案と試作によって、平面寸法の微細化によらずに電流駆動力などの特性向上が可能であることを実証している。

第7章は結論であって、以上の研究の結果を総括し、本研究の意義と今後の展望を述べている。

以上これを要するに本論文は、ディープサブミクロン寸法領域において高性能を発揮できるMOSFETの新しい構造を提案し、デバイスを作製してその優れた効果を実証したものであって、電子工学の発展に寄与する所が少なくない。

よって本論文は博士（工学）の学位請求論文として合格と認められる。