1.背景

　シリコンは酸素を除けば地表付近に最も多く存在する元素であり、現在の半導体産業においては最も重要な半導体材料である。シリコンがなければ今日のULSI(Ultra Large Scale Integrated Circuits)技術は成立せず、結果として、情報通信技術の飛躍的な発展は望めなかったであろう。情報通信技術の進展にともない、これを支えるULSIにはますますの高性能化、具体的には処理の高速化、省電力化が求められている。低消費電力性能に優れ、低い電源電圧でも高速処理を可能とするデバイスとして、薄膜SOIに形成した電界効果型MOSデバイス(以下、薄膜SOI-MOSFETと呼ぶ)が期待されている。

　薄膜SOI-MOSFETは、現在のULSIを構成する通常の電界効果型のMOSデバイス(バルクMOSFETと呼ぶ)とは異なる新型のデバイスである。バルクMOSFETがシリコン基板に形成されるのに対して、薄膜SOI-MOSFETは、SOI(Silicon-on-Insulator)基板と呼ばれるシリコン基板と絶縁層で分離された単結晶シリコン薄膜にMOSFETが形成される。シリコン基板とMOSFETが絶縁体で分離されるため、薄膜SOI-MOSFETではバルクMOSFETに比べて負荷容量(接合容量)を低減できる利点がある(図1)。相補型MOSFET(Complementary MOSFET;以下CMOSFETと呼ぶ)で構成されるLSIの動作時の消費電力(P)は電源電圧(VDD)と次の関係がある。

P=K×CL×VDD2×f(CL:負荷容量、f:動作周波数)[1]

この式から、接合容量の小さい薄膜SOI-MOSFETはバルクMOSFETに比べて動作時の消費電力を低減できることがわかる。

　薄膜SOI-MOSFETは動作モードから2つに分類される。ひとつは、部分空乏型で、ひとつは完全空乏型である(図2)。MOSFETではデバイス動作時に、シリコンとゲート酸化膜の界面直下にチャネルと呼ばれる反転層が形成される。その下の領域は空乏層と呼ばれ、キャリアがない領域である。部分空乏型とは、比較的厚い(数百ナノメートル)SOIにMOSFETを形成したもので、SOI層の一番下まで空乏層が達せず、キャリアが存在する領域がSOI層の中に一部存在するものである。一方、完全空乏型とは厚さ50ナノメートル程度以下の極めて薄いSOI層にMOSFETを形成したもので、SOI層全体が完全に空乏化しているものである。

　完全空乏型MOSFETには、部分空乏型MOSFETにはない特長がある。そのひとつが理想的なサブスレッショルド勾配を実現できることである。このため、ゲート電圧をゼロとしたときのリーク電流を同一とした場合、部分空乏型デバイスに比べて閾値電圧を低く設計することができる。このためデバイスの動作電圧を下げることができる。[1]式に示すとおり、CMOSFETで構成されるLSIの動作時消費電力は電源電圧の2乗に比例する。LSIの低消費電力化には電源電圧を下げることが最も有効な手法である。したがって、動作電圧を低く設定できる薄膜SOI-MOSFETは優れた低消費電力性能を有するデバイスとして大きく期待される。

2.本研究の目的

　本研究の目的は、上記のとおり低消費電力性能に優れる、完全空乏型MOSFETの実現に向けたデバイス構造設計の指針を得ることである。本研究では、(1)寄生抵抗の低減を実現するデバイス構造の実現、(2)安定な素子特性を実現するための基板浮遊効果の抑制、の二点を課題として、(1)に対しては化学的気相成長法(Chemical Vapor Deposition;CVD)を用いた金属W薄膜の形成時のSi消費の制御手法を確立し、また(2)に対してはボディ底部のポテンシャル分布の制御の有効性を実証する。

3.本研究で得られた知見

3.1化学的手法によるデバイス寄生抵抗の低減

　完全空乏型MOSFETは薄膜SOI上に形成されるため、寄生抵抗の増大によるデバイス特性の劣化が問題である。本研究では、薄膜SOIのSi消費量を抑制して、ソース、ドレイン上に金属W薄膜を形成することにより、寄生抵抗の低減が可能であることを明らかにした。

　薄膜SOIにおけるSi消費量の抑制手法の基礎となる高濃度に不純物添加したSi表面の表面状態の分析、考察から、希フッ酸(HF)溶液で表面処理後にN型不純物が高濃度に添加した表面は水素終端するのに対してP型不純物添加表面はフッ素(F)が残存することを明らかにした。さらに、ここで明らかにしたN型表面とP型表面の表面状態の差異が、CVDによるW薄膜形成の際のSi消費量を増大させることを実験的に明らかにした。Si消費量の増大の原因である、CVD直前におけるN型表面とP型表面の表面状態の差異、すなわちP型表面におけるFの残存を抑制する新たなSi表面処理手法として、HF処理前の水素プラズマ処理を考案した。水素プラズマによるSi表面処理により、Si表面に添加された不純物が不活性化し、この結果、その後のHF処理でN型、P型Siともに水素終端されることを明らかにした。N型、P型ともに水素終端されたSi表面に対して、CVDによるW薄膜を形成することにより、Si消費量を20nm以下に制御可能となること、Si厚さ50nmの薄膜SOIに形成したソース、ドレイン領域のシート抵抗を10ohm/sq.以下(W薄膜の形成前に比較して20分の1以下)に低減できることを明らかにした。

　CVDにより形成したW薄膜を導入した完全空乏型MOSFET(図3)により、(1)ソース、ドレイン領域のシート抵抗の低減によるデバイス寄生抵抗の低減、(2)基板浮遊効果の抑制、の二つの効果が実現されることを明らかにした。(1)について、ゲート幅方向のシート抵抗の低減の効果として、単体デバイス、基本回路、LSIレベルにおいて、性能の劣化なく高集積化を実現することが可能であることを実証した。(2)について、W薄膜がnチャネルMOSFETのソース/ボディ接合の近傍(正孔の拡散長以内)に形成されることにより、基板浮遊効果によるデバイス特性の劣化を抑制できることを明らかにした。これは、接合の近傍にW薄膜が存在することにより、インパクトイオン化で発生した正孔をボディから有効に引き抜くことが可能となり、基板浮遊効果の原因であるボディ電位の上昇が抑えられるためである。

3.2物理的ポテンシャル分布制御による基板浮遊効果の抑制

　ボディ電位が固定されない完全空乏型MOSFETでは、ボディ電位の変動から生じる基板浮遊効果の抑制が求められる。基板浮遊効果とは、図4に示すとおり、インパクトイオン化現象により生じた多数キャリアがボディ領域に蓄積して、ボディ電位を上昇させるために生じるものである。上記の接合近傍へのW薄膜の導入とは別の手法として、筆者らは、ソース/ボディ接合近傍におけるボディ底部のポテンシャル分布を制御する手法による基板浮遊効果の抑制を考案し、その有効性をデバイス単体にて本手法を適用することにより実証した。Si基板に適当な正電圧を加えることにより、nチャネルMOSのボディ電位の上昇が抑えられ、基板浮遊効果を制御できる。これは、Si基板への正電圧の印加により、ドレイン近傍での電界が弱まり、インパクトイオン化現象が緩和され、正孔の生成量が少なくなるとともに、ソース/ボディ接合における正孔に対する障壁高さが下がり、正孔(nチャネルMOSの多数キャリア)がボディからソースへ流出しやすくなるためである。

　本研究ではさらに、基板浮遊効果が完全空乏型MOSFETで構成される論理回路のスイッチング特性に及ぼす影響を明らかにし、ボディ底部のポテンシャル分布制御がスイッチング特性の改善に有効であることを明らかにした。従来、動的ボディ電位の変動に対して安定であると考えられていた完全空乏型MOSFET論理回路においても、基板浮遊効果により、スイッチング特性が入力信号の周波数に依存し変化する現象を観察した。これは、インパクトイオン化により生成した多数キャリアがボディ電位を変動させることによることを明らかにした。デバイスのゲート長を縮小することにより、ソース/ボディ接合における多数キャリアに対するポテンシャル障壁高さを低減でき(、この結果、スイッチング特性を改善できることを明らかにした。ゲート長の縮小にともなう多数キャリアに対するポテンシャル障壁高さの低減は、多数キャリアに対するDIBL(Drain Induced Barrier Lowering)効果と呼ぶもので、従来のバルクMOSFETにはない完全空乏型MOSFET固有の効果である。

4.結論

　以上、本研究では、低電力LSI構成デバイスとして期待される完全空乏型MOSFETの実現を目指し、デバイス構造やポテンシャル分布を制御する化学的、物理的手法について研究を行い、Si消費量を抑制する化学的手法の確立、ポテンシャル分布制御の物理的手法を考案すると共に、その有効性を実証した。本研究で得られた知見は、完全空乏型MOSFETの動作機構の理解に役立つと共に、今後の低消費電力LSI実現の一助となるものである。

図1.薄膜SOI構造(左)による接合容量の低減を示す模式図。

図2,完全空乏型(左)と部分空乏型(右)の薄膜SOI-MOSFETの模式図。

図3.ソース/ドレイン/ゲート上にタングステン薄膜を形成したpチャネル薄膜SOI-MOSFETの断面図。SOI厚さは50nm。

図4.薄膜SOI-MOSFET(Nチャネル)の基板浮遊効果の発現機構を説明する模式図。

本論文は6章からなる．

　第1章は序論であり，本研究が課題とした，(i)完全空乏型SOI-MOSFETの寄生抵抗を低減する素子構造を実現するために，化学的気相成長法(CVD)を用いたW薄膜成長時のSi消費量の抑制法を確立すること，(ii)完全空乏型SOI-MOSFETの基板浮遊効果を抑制するために，ボディ底部のポテンシャル分布制御の有効性を実証すること，の二点について背景およびその意義が述べられている．

　第2章では完全空乏型SOI-MOSFETの寄生抵抗を低減する素子構造を実現するための化学的手法，すなわちSi消費量を制御した選択WCVDの結果について述べられている．2-2節でSi消費量の抑制を実現する表面制御手法の考案，その基礎となる高濃度不純物添加Si表面の表面状態の分析，考察について，2-3節で，Si消費抑制のための表面制御手法について，2-4節で表面制御手法を前処理とする選択WCVDを完全空乏型SOI-MOSFETに導入した結果について述べ，本手法によりSi消費量が20nm以下に制御可能であると結論している．

　第3章では第2章で確立した手法により，完全空乏型SOI-MOSFETのソース，ドレイン上にW薄膜を形成した素子構造により実現される効果，すなわちソース，ドレイン上のW薄膜の形成により実現される二つの効果，(i)拡散層シート抵抗の低減による寄生抵抗の低抵抗化，(ii)基板浮遊効果の抑制，について述べられている．3-2節では，ゲート長方向の寄生抵抗の低抵抗化について考察している．3-3節では，拡散層シート抵抗の低減によるゲート幅方向の寄生抵抗の低抵抗化について考察し，素子単体レベル，基本回路レベル，LSIレベルでゲート幅方向の抵抗が低減された結果，性能の劣化なくシングルコンタクト配置による高集積化が可能であると結論している．3-4節では，W薄膜がソース/ボディ接合の近傍(正孔の拡散長以内)に配置されることにより，ボディから容易に正孔が流出することができるようになるため，ボディ電位の上昇が抑えられ基板浮遊効果が抑制される，と結論している．

　第4章では，完全空乏型SOI-MOSFETの基板浮遊効果を抑制する手法として，著者が提案するボディ底部のポテンシャル分布の制御について考察している．4-2節では，正の基板電圧印加による基板浮遊効果の抑制の有効性について考察し，正の基板電圧の印加によるポテンシャル分布制御が基板浮遊効果の抑制に有効であるという論旨が述べられている．4-3節では，基板浮遊効果が完全空乏型SOI-MOSFET論理回路のスイッチング過渡特性に及ぼす影響，及びボディ底部のポテンシャル分布制御によるスイッチング過渡特性の改善について考察している．完全空乏型SOI-MOSFET論理回路においてもスイッチング過渡特性が発現し，その原因がインパクトイオン化で発生した多数キャリアによるボディ電位の変動であること，ゲート長を縮小すればソース/ボディ接合近傍において多数キャリアのポテンシャル障壁高さが低下してスイッチング過渡特性が改善できることを示している．

　第5章では，完全空乏型SOI-MOSFETの研究動向を展望し，著者の研究で確立した選択WCVDやその他の低寄生抵抗化の手法を微細化の進展の中で位置づけるとともに，回路研究と連携した完全空乏型SOI-MOSFETの現在の研究動向をまとめている．

　第6章では，結論として，本研究で得られた主要な結果を要約している．

なお，本論文のうち第2章は，前田正彦氏，石井仁氏，小杉敏彦氏，有田睦信氏，門勇一氏，土屋敏章氏との共同研究，第3章は，石井仁氏，小杉敏彦氏，門勇一氏，土屋敏章氏，西村和好氏との共同研究，第4章は，門勇一氏，土屋敏章氏，石原隆子氏，西村和好氏，富沢雅彰氏との共同研究，であるが，それぞれ論文提出者が主体となり，実験，解析，考察を行つたものであり，論文提出者の寄与が十分であると判断する．

　したがって，博士(理学)を授与できると認める．