本論文は組込み用途向けプロセッサの性能向上に向けたアーキテクチャに関するものである。性能を追求し数万円から数十万円の価格帯を維持しているPC及びWS用のハイエンドマイクロプロセッサと，低コスト化を進め数十円から数百円の価格帯で様々な製品に搭載されているシングルチップマイコンの中間のギャップを埋める形で，90年代前半に数千円クラスの比較的高性能でマルチメディア処理に適した組込みプロセッサが登場した。本論文では，こうした組込みプロセッサの一つであるSuperH RISC engine(SH)シリーズを研究対象に，継続的な性能向上を達成しながら，デジタル家電に組込むための低コスト化に向けた面積効率向上，携帯機器の軽量化と電池寿命向上に向けた電力効率向上，そして，機器の多様化に対応するための開発効率向上を実現するための技術について論じる。性能向上には多岐にわたる技術が関与するが，本論文では研究対象をアーキテクチャに絞って論じる。具体的には，SHシリーズ第3世代のSH-3の後継機種として開発したSH-4，更にその後継機種として開発したSH-X向けに研究開発した性能，面積効率，電力効率，及び開発効率の向上方式について論じる。

　序論に続く第2章では，組込み用途向けスーパースカラ方式について論じる。組込みプロセッサにおいて特に性能を必要とするメディア処理は，大量のデータを扱うために処理の並列性が高い。このため，動作周波数向上よりも高並列化によるサイクル性能向上が効果的である。スーパースカラ化に際しては，組込み用途向けの効率を重視した方式選択を行った。具体的には，メモリアクセスネックを回避するためのハーバード方式と，効率向上が期待できる非対称スーパースカラ方式，そして，高並列化に伴って性能への影響を増すパイプラインの乱れを低減するためのインオーダ型早期分岐及びゼロサイクル転送方式を採用した。こうした効率重視の組込み用途向けスーパースカラ方式を採用したSH-4は，サイクル性能1.81 MIPS/MHzを達成し，SH-3に対してプロセス非依存の方式性能2.46倍，相対面積効率1.51倍，相対電力効率1.16倍を達成した。そして，0.25μmプロセスでは動作周波数200 MHz，性能360 MIPSを達成した。また，0.18μmプロセス，133 MHz動作時には240 MIPS，240 mW，1000 MIPS/Wを達成した。

　第3章では，組込み用途向けスーパーパイプライン方式について論じる。SH-4においてスーパースカラ化によって達成したサイクル性能と高効率性を維持するために，ここでも効率重視の方式選択を行った。一般に，スーパーパイプライン化すると各命令の実行レイテンシが伸びるため，パイプラインが乱れ易くなりサイクル性能が低下する。そこで，遅延実行及びストアバッファを活用して実行レイテンシを隠蔽した。更に，分岐時のパイプラインの乱れも増大するため，分岐予測及びアウトオブオーダ発行型早期分岐によって低減した。また，レイテンシ増によって困難になるプログラム最適化を容易にするために柔軟なフォワーディングを可能にした。この結果，SH-Xは7段パイプライン化によるサイクル性能低下を克服し，従来の5段パイプライン方式のSH-4と同じ1.8 MIPS/MHzを達成した。アウトオブオーダ方式にっよてもサイクル性能低下を抑止してSH-X方式以上の性能を達成することが可能である。しかし，SH-Xの方式はアウトオブオーダ方式よりは柔軟性が低いものの効率が高く，小面積，低電力を維持しながらの高性能化を実現した。そして，SH-4に対して，プロセス非依存の方式性能1.4倍，相対面積効率同等，相対電力効率1.4倍を達成した。この結果，0.13μmプロセスでは，動作周波数400 MHz，性能720 MIPS，電力効率2880 MIPS/Wを達成した。また， 200 MHz動作時の電力効率は4500 MIPS/Wに達した。

　第4章では，メディア処理性能を効率的に向上させるための浮動小数点処理の組込み用途向け並列化について論じる。メディア処理には種々の対象メディアがある。本研究では，3Dグラフィックス処理に対象を絞り，浮動小数点アーキテクチャの並列化を行った。従来一般的であったSIMD方式に代えて，4元ベクトル強化命令追加による高並列化を行うと共に，浮動小数点レジスタ拡張，浮動小数点ペアレジスタ転送命令の追加，及び除算及び平方根命令のアウトオフオーダ完了により性能向上を図った。また，倍精度演算をハードウェアエミュレーションによって効率的に実装した。この結果，基本的な3次元グラフィックスベンチマーク性能を，従来のSH-3Eに対して，サイクル性能で7.2倍，プロセス非依存の方式性能では10.8倍に向上させ，0.25μmプロセスで5M polygons/sを達成した。また，SIMD方式の約2倍の面積効率を達成し，浮動小数点アーキテクチャの効率的並列化方式を確立した。面積増加は，FPUの約35%，プロセッサコアの約10%程度であり，廉価な家庭用ゲーム機用のチップでも採用できるレベルである。

　第5章では，浮動小数点処理の組込み用途向け高周波数化について論じる。浮動小数点ユニットを単純にスーパーパイプライン化すると，パイプライン段数増によって元々長い浮動小数点演算命令のレイテンシが更に増大する。そこで，レイテンシを削減するためにパイプライン構造を刷新し，新たに高速・小面積な正確な正規化制御生成方式を考案し適用した。また，実行サイクルが大幅に増加してしまう除算及び平方根命令を代用する浮動小数点関数命令を定義して実装した。この結果，3Dグラフィックス性能評価では，サイクル性能1.8倍，プロセス非依存の方式性能2.6倍，相対面積同等，相対電力同等，相対面積効率2.4倍，相対電力効率2.2倍を達成した。そして，0.13μmプロセス，400 MHz動作時には36M polygons/sを達成した。更に，SMID方式と比較しても，スーパーパイプライン化による実行レイテンシ増を実効レイテンシの短いベクトル強化命令や関数命令で削減して，プログラムへの要求並列度を抑え，より少ないレジスタでのプログラミングが可能な方式とした。

　第6章では，効率向上技術を論じる。まず，電力効率向上技術として，ポインタ制御パイプライン方式の実装及びクロックツリーの階層的非活性化を行った。ポインタ制御パイプラインによって，パイプラインFFの電力は転送系の命令では1/3に削減され，平均でも25%削減された。また，クロックツリーの階層的非活性化によってクロック消費電力は約2/3に削減された。そして，メモリ活性化率低減と相俟って，Dhrystone 2.1実行時の消費電力は約30%削減された。開発効率向上技術としては，複数プロセッサコアの統合開発技術としてアーキテクチャ統合及び設計統合方式を確立した。そして，単一のマスターRTLから様々な製品への品種展開を容易に行えるようになり，独立設計の非効率性を排除し，集積する論理規模の増大に伴う設計及び検証コストの増大を抑え，開発の効率化を図ることができた。また，スーパースカラ及びスーパーパイプライン方式のプロセッサアーキテクチャにDSPアーキテクチャを統合するための遅延実行型DSPパイプラインを開発した。そして，従来のSH3-DSPに比べてサイクル性能が1.2〜1.6倍に向上し，動作周波数の向上分も加味すると性能は1.7〜2.2倍に達した。

　最後に第7章では，上記研究成果を結論に纏めると共に，本研究の結果を踏まえて組込みプロセッサの今後の展開について考察した。プロセス微細化だけで周波数，面積効率，電力効率が上がった時代が終わり，今後は益々アーキテクチャの研究が重要となる。その際，上流及び下流との連携を深め，境界領域の研究を進めて，設計境界条件の変化に的確に対応していくことが肝要である。

　本論文は「組込み用途向けプロセッサの性能向上に向けたアーキテクチャの研究」と題し、プロセッサの性能向上と同時に、デジタル家電に組込むための低コスト化に向けた面積効率向上、携帯機器の軽量化と電池寿命向上に向けた電力効率向上、そして、機器の多様化に対応するための開発効率向上を実現するためのアーキテクチャを提案している。特に、組込み用途向けのスーパースカラ及びスーパーパイプライン方式、浮動小数点処理の組込み用途向け並列化及び高周波数化、並びに、低電力化及び開発効率向上技術を提示するもので、全7章で構成される。

　第1章は「序論」であり、プロセッサの歴史を概観し、PC/サーバ向け高性能化と制御向け低コスト化の二極化によって発生したギャップを埋める形で登場した組込み用途向けプロセッサの技術課題を明らかにし、本研究の背景及び目的を明確にしている。

　第2章は「組込み用途向けスーパースカラ方式」と題し、非対称スーパースカラ方式やインオーダ型早期分岐といった組込み用途向けの効率重視の方式選択を提案している。そして、プロセス非依存の効果、及び実チップの性能、面積、及び電力の評価結果が示されている。

　第3章は「組込み用途向けスーパーパイプライン方式」と題し、遅延実行及びストアバッファによるレイテンシ隠蔽や、パイプラインの乱れを低減する分岐予測及びアウトオブオーダ発行型早期分岐を提案し、その効果と実チップの評価結果が示されている。

　第4章は「浮動小数点処理の組込み用途向け並列化」と題し、独自の4元ベクトル強化命令追加を中心とする高並列化を提案し、一般的なSIMD方式の約2倍の面積効率を達成している。そして、基本的な3次元グラフィックスベンチマークによる性能評価結果が示されている。

　第5章は「浮動小数点処理の組込み用途向け高周波数化」と題し、スーパーパイプライン化によって増大するレイテンシを削減するために、パイプライン構造の刷新、高速・小面積で正確な正規化制御生成方式の考案と適用、平方根逆数及び正弦余弦関数命令の実装を提案している。そして、実チップの性能評価によって、これらの新方式の有効性が示されている。

　第6章は「電力効率及び開発効率向上技術」と題し、ポインタ制御パイプライン方式及びクロックツリーの階層的非活性化による電力効率向上と、アーキテクチャ統合及び設計統合による複数プロセッサコアの統合開発技術方式を提案し評価している。

　第7章は「結論」であり、本論文の成果を要約し結論を述べると共に、本研究の結果を踏まえて、組込みプロセッサの今後の展開について考察している。

　以上のように本論文は、組込み用途向けプロセッサの面積効率、電力効率、開発効率および性能の向上をバランスよく達成しうる方式を提案すると共に、実際の製品チップにその方式を適用することにより、その有効性を設計・開発・評価を通じて実証したものであって、電子工学上寄与するところが少なくない。

　よって本論文は博士(工学)の学位請求論文として合格と認められる。