過去から現在にかけて、電子機器の発展を担ってきたMOSFETは、過去数十年にわたり著しいスケーリングにより性能改善が行われてきた。サイズのスケーリングとともに、更なる性能向上を目指し、新しい技術の開発・研究が積極的に行われている。一方で、急激なスケーリングは物理的限界に直面しようとしている。特に、Metal-Oxide-Semiconductor構造のOxide部分を担うゲート絶縁膜が代表的な例である。従来、ゲート絶縁膜としてSiO2もしくはSiO2に窒素を導入したSiONが用いられている。急激なスケーリングにより、SiO2/SiONは数原子層で構成され、SiO2/SiONを流れるリーク電流は指数関数的に増加している。その結果、近年、ゲート絶縁膜の薄膜化は滞っている。また、過剰なトランジスタのスケーリングは、"消費電力"と"ばらつき"という2大問題に近年直面している。これらの問題を解決するため、回路及びデバイス双方からの策が検討されている。しかし、大多数の解決策は、回路もしくはデバイスから独立に提案されており、それぞれの特徴を活かす提案はほとんどされていない。今後、効果的に"消費電力"と"ばらつき"の問題を解決し、スケーリングによるメリットを活かすために、回路及びデバイス双方の利点を協調するような取り組みが、将来重要となってくると考えられる。

ゲート絶縁膜を流れるリーク電流は"消費電力"引き起こすひとつの大きな要因となっており、このゲートリーク電流は主にデバイスの改善による削減が必要である。従来のSiO2/SiON (誘電率3.9~7.8) に比べて、高い誘電率を有する様々な高誘電率ゲート絶縁膜がゲートリーク電流の削減方法として提案されている。特にハフニウム (Hf) を含有する絶縁膜は高い熱安定性を有することから、従来のトランジスタプロセス工程の適合性があり、次世代のゲート絶縁膜として有望視されている。しかしながら、依然従来のSiO2/SiONゲート絶縁膜に比べて、移動度・信頼性の劣化が報告されており、未だ幅広く活用されるに至っていない。その結果、高誘電率ゲート絶縁膜固有の問題点を解決する新たなトランジスタプロセス開発が必要不可欠である。さらに、高誘電率ゲート絶縁膜固有の問題点として、フェルミレベルピンニングによる高い閾値電圧があげられる。高誘電率ゲート絶縁膜を用いた際の閾値電圧の上昇は、新たなトランジスタデザインを必要とするため、回路の効率を重視したデバイスデザインをもたらす可能性を有している。それゆえ、高誘電率ゲート絶縁膜を有するトランジスタのSystem-on-Chip (SoC) を考慮した研究は非常に重要になると考えられる。

本研究では、これらを踏まえ、"消費電力"と"ばらつき"問題を解決すべく、回路的解決手法との協調を考慮したHfSiON高誘電率ゲート絶縁膜を有する低消費電力用トランジスタデザインの提案を目的としている。SoC適用と"消費電力"と"ばらつき"問題の観点から、(1)トランジスタのチャネル中不純物の統計的ばらつきの原因及びトランジスタデザインパラメーターの影響の理解、(2)トランジスタ性能、信頼性、基板バイアス印加を考慮したHfSiONトランジスタデザイン、(3)アナログ回路のひとつのパラメータであるフリッカーノイズに与える高誘電率ゲート絶縁膜の影響及び解決方法、に注目してトランジスタデザインを提案する。以下に概要を説明する。

トランジスタチャネル中の不純物の統計的ばらつきを、不純物"位置ばらつき"と"個数ばらつき"の影響に分離することに成功した。その結果、不純物"位置ばらつき"は全体のばらつきの50%を占めることを示した。また、トランジスタがスケーリングされた際の短チャネル効果の抑制が不純物"位置ばらつき"を抑制する重要なパラメータとなることを明らかにした。しかし、短チャネル効果抑制はトランジスタスケーリングに従い困難になる。さらに、チャネル不純物の"位置"を制御することは難しい。そこで、ゲート絶縁膜のスケーリングやチャネル不純物の削減といった手法が必要不可欠であることが明らかになった。

トランジスタの"消費電力"と"ばらつき"を抑制するための最も有力な手法の一つとして、薄膜ゲート絶縁膜及び高閾値電圧を有する高誘電率ゲート絶縁膜を有するトランジスタに注目した。そこで、高誘電率ゲート絶縁膜の実用化を妨げている移動度・信頼性の劣化を抑制し、高誘電率ゲート絶縁膜の特徴を損なわない新たなプロセス(高誘電率ゲート絶縁膜を覆うゲート電極やオフセットスペーサー)を開発した。また、フェルミレベルピンニングによる高誘電率ゲート絶縁膜特有の高い閾値電圧を利用したトランジスタデザインにより、高い駆動電力を保ったまま待機時電力を達成することに成功した(図1)。さらに、消費電力と非統計的なトランジスタばらつきを抑制するひとつの回路的手法である基板バイアス技術を効率的に利用するために、複数の閾値電圧を有するトランジスタを再設計し、同一チップ上の異なるトランジスタが単一基板電圧で制御できるようにした。その結果、高誘電率ゲート絶縁膜と基板バイアス技術を組み合わせることで、SRAM(Static-Random -Access-Memory)の待機時電力を従来の50分の1に、トランジスタばらつきを半分に減らすことに成功した(図2)。

最後に、HfSiONゲート絶縁膜を有するトランジスタを幅広く適用するためには、アナログ回路を考慮しなければならない。そこで、本研究ではアナログ回路の重要なパラメータのひとつであるフリッカーノイズ(1/fノイズ)に注目した。特にN型トランジスタのゲート長が短くなるにつれて、HfSiONは顕著にフリッカーノイズを劣化させ、ゲート絶縁膜条件に強く依存することが明らかになった。同時にゲート長・ゲート絶縁膜依存性を記述可能なノイズモデルを提案し(図3)、本モデルをもとに、将来のゲート長スケーリングと高誘電率ゲート絶縁膜必要条件をノイズの観点から予測することに成功した(図4)。

これらの結果は、将来のSoC向け低消費電力用高誘電率ゲート絶縁膜を有するトランジスタを提供し、トランジスタスケーリングが直面している"消費電力"と"ばらつき"問題を効果的に解決できるといえる。本結果は将来の低消費電力用トランジスタの全体性能を改善し、更なるスケーリングを加速させる技術であると考えられる。

図1 トランジスタの駆動電力(Ion)とスタンバイ電流(ゲートリーク電流とオフ電流から構成:Istandby)の関係。従来のSiONゲート絶縁膜と高誘電率ゲート絶縁膜HfSiONを有するトランジスタを比較している。HfSiONゲート絶縁膜はゲートリーク電流を増加させずに酸化膜換算膜厚(EOT)を薄膜化することができるため、リーク電流削減と駆動電力増加の両方のメリットを得ることができ、優れた駆動電力とスタンバイ電流の関係を得ることができる。

図2 従来試用されている多結晶シリコン/酸窒化膜と多結晶シリコン/HfSiON+基板バイアス技術を用いたときの、左:閾値電圧ばらつき(σVth)と、右:SRAMのスタンバイ電流。HfSiONと基板バイアスを用いることで、トランジスタばらつきと消費電力の両方が抑制できる。

図3 HfSiONを用いた際のフリッカーノイズモデル。フリッカーノイズは絶縁膜中のトラップ数に強く依存すること、HfSiONの実測値から、ゲートエッジにトラップが多く存在することが推測され、ゲート中央部とエッジ部のトラップ数からフリッカーノイズを算出する。本モデルを用いることで、実測値が非常によく記述できることがわかっている。

図4 図3に示されているフリッカーノイズモデルを用いて算出した、従来のSiONからのノイズ増加率(5/10/100倍以下)を達成するためのHfSiON膜厚とゲート長の関係。現状、ロジック回路とアナログ回路はゲート絶縁膜を共有しているため、アナログ回路のノイズに対する要求を満たすゲート長及びHfSiON膜厚を選択する必要がある。

本論文は,「Low Power Transistor Design with High-k Gate Dielectric for System-on-Chip Applications」(和訳:高誘電率ゲート絶縁膜を有する低消費電力用トランジスタデザインに関する研究)と題し,英文で書かれている.本論文は,ゲート絶縁膜に高誘電率絶縁膜を用いた場合の低電力トランジスタ設計技術を論じたもので,全6章より構成される.

第1章は「Introduction」(序論)であり,大規模集積回路を構成するMOS電界効果トランジスタの微細化の状況をまとめるとともに,高誘電率ゲート絶縁膜の必要性と課題についてまとめており,本論文の背景と目的を明確にしている.

第2章は,「Statistical Transistor Variation」(トランジスタの統計的ゆらぎ)と題し,微細トランジスタにおける特性ばらつきが起こる原因を述べるとともに,トランジスタの特性ばらつきを不純物個数ゆらぎ成分と不純物位置ゆらぎの成分に分離することに成功した.その結果,不純物位置揺らぎの成分が約50%にも達することを初めて明らかにした.

第3章は,「Transistor Design with High-k Gate Dielectric」(高誘電体ゲート絶縁膜を有するトランジスタ設計)と題し,トランジスタの消費電力と抑制する手段として,高誘電体ゲート絶縁膜を有するトランジスタに注目している.移動度・信頼性の劣化を抑制しつつ高誘電率ゲート絶縁膜の特徴を損なわない新たなプロセスを開発するとともに,フェルミレベルピンニングによる高誘電率ゲート絶縁膜特有の高い閾値電圧を利用したトランジスタ設計により,高い駆動電力を保ったまま待機時電力を達成することに成功している.

第4章は,「Body-biasing Scheme with High-k Gate Dielectrics」(高誘電体ゲート絶縁膜を用いた場合の基板バイアス法)と題し,消費電力と特性ばらつきを抑制する手段として基板バイアス技術に注目している.高誘電率ゲート絶縁膜と基板バイアス技術を組み合わせることでスタティックメモリの待機時消費電力を50分の1に,トランジスタの特性ばらつきを半分に低減することに成功した.

第5章は,「Flicker Noise with High-k Gate Dielectrics」(高誘電体ゲート絶縁膜を用いた場合のフリッカーノイズ)と題し,アナログ回路の重要なパラメータのひとつであるフリッカーノイズに注目している.ゲート長およびゲート絶縁膜依存性を記述可能なノイズモデルを提案し,将来のゲート長スケーリングと高誘電率ゲート絶縁膜必要条件をノイズの観点から予測することに成功した.

第6章は「Conclusions」(結論)であり,本論文の結論を述べている.

以上のように本論文は,将来の低消費電力システムLSI応用を目的として,高誘電体ゲート絶縁膜を有するトランジスタにおいて,高い性能と信頼性を維持しつつ特性ばらつきと消費電力を低減することに実験的に成功するとともに,さらに高誘電体ゲートトランジスタのノイズ特性について論じたものであって,電子工学上寄与するところが少なくない.

よって本論文は博士(工学)の学位請求論文として合格と認められる.