本論文では、システムLSIの低価格化、高性能化を推進するためのCMOSデバイスの微細化が進み、単純な定電界スケーリング則だけでは最適解を求めることが出来ない領域に到達した多機能システムLSIのスケーリング指針について論じており、特にシステムLSIを構成するロジックCMOS、SRAM、RFCMOSに関し、消費電力、速度、集積度、ばらつき、歩留まり、信頼性特性について議論している。

第2章では、「システムLSIにおけるスケーリング指針」と題し、CMOSロジックとSRAMにおけるVdd、Vthのスケーリングの影響、RFCMOSにおける素子微細化の効果を議論している。CMOSロジック回路において、デバイス単体の特性のスケーリングのあるべき方向性を具体化するために、デバイス特性から簡易的にChipの速度と消費電力を表現するのに代表的なFO=3のインバータを評価回路として定義して、活性化率と規模を仮定して見積もることにより、活性化率と動作周波数にあわせたデバイスの電源電圧と閾値電圧の最適化の必要性とマルチ電源対応のデバイスラインナップの有効性を示した。最適なVddは、動作周波数に加えて活性化率に依存することが示された。ここでは、低消費電力動作のために、異なるVddで動作する2つのトランジスタを提案した。高速動作あるいは、高活性化率の回路ブロックでは、VddとVthがゆるやかにスケーリングされるHトランジスタ、低活性化率、あるいは低速動作の回路においては、Vddはほとんどスケーリングされずに、1-1.2Vで設定されたLトランジスタが効果的である。ロジック回路に加えてSRAMアレイの読み込み歩留まりを調べることで、SRAM動作にとって最適なVddの検討を進めてきた。ベータレシオを確保できない高集積SRAMにおいては、低Vthは、ノイズマージンの低下、およびオフリーク電流の増大により、歩留まりの劣化が激しいことが示された。特に、高温動作時に、その影響は大きくなる。今回の検討から、Vthは、0.3-0.4V付近にとどめておくべきで、SRAM動作の下限電源電圧は、0.7Vであった。最後に、RF性能にとって、重要な指標(メトリック)であるカットオフ周波数(fT)に関して、ゲート長40nmに到達した45nm世代のデバイスにおいて、ロジックCMOSで適用される微細化がRFCMOS特性にもそのまま効果があるかどうかを検証し、65nm世代デバイスに対してストレス技術を付加した45nm世代のデバイスは、ゲート長が同一でもfT改善が確認され、ゲート長を50nmから40nmに縮小することで、さらにfTの改善が確認された。少なくとも、ロジック回路の微細化の方向性が、RFCMOSの特性改善に寄与することから、デバイスの微細化は、ロジックと同じ方針で進めればいいといえる。ただし、RF特性は、ゲート抵抗などの寄生パラメータに依存するため、デバイス幅、フィンガ長などのレイアウトの最適化があわせて重要であり、デバイス微細化に対応して、レイアウトの調整が必要不可欠である。

第3章では、「SRAM微細化と消費電力低減の両立」と題し、6トランジスタ構成のSRAMセルのレイアウト最適化とスケーリングの検討に関して述べる。今回適用した手法においては、読み書き特性に加えて、MOSFETのランダム閾値電圧バラツキにより劣化するノイズマージンに対して動作保証の制約条件を加えて、SRAMのセル縮小と消費電力に関しての最適化を実施した。トランジスタの電流には、解析的なデバイスモデルを適用した。今回、セル面積と消費電力との間に明瞭なトレードオフの関係があることが示された。活性化率が低い大サイズマクロにおいては、消費電力の主要因となるオフリーク電流がVthに対して指数関数的に変化するために、SRAMのゲート長Lgと電源電圧Vddのスケーリングは、保持するべき結果であった。ゲート長を縮小しないことによる面積増大のペナルティは小さく、22nm世代近辺まで、ほかのデザインルール縮小効果でセル面積の縮小を推し進めることができる。また、ゲート幅縮小ができない領域に入ってくると、セル面積増大無しに3次元構造チャネルにより有効ゲート幅を拡大することが非常に有効である。

第4章では、「ロジック回路のレイアウトに起因した特性ばらつきを考慮した設計手法」と題して、ストレス技術を適用した45nm CMOSロジック技術において特に顕著になるレイアウト起因の特性バラツキを検討し、このバラツキを設計反映するモデルと手法を構築して、設計マージンを増大させることなく、集積度向上を実現する技術について論じてきた。今回、コンタクト位置、ゲート間距離、曲がった拡散層形状について、実測結果を解析し、モデルを構築した。より高いストレスを有するストレスライナ膜を適用したPMOSにおいて、コンタクト位置の特性への影響感度が大きいことが見出された。このコンタクト位置の効果は、コンタクト、ゲート間距離とコンタクト数によりモデル表現した。ゲート間距離に関しては、近接ゲートだけでなく、新たに2本目のゲートの影響がチャネルの応力に影響することを示した。最後に曲がった拡散層形状におけるNMOS、PMOSの特性変動について論じてきた。NMOSに関しては、チャネルのプロファイルが影響を受けていると想定される閾値電圧の変動が見られた。一方PMOSにおいては、SiGe埋め込み層に起因して、チャネル応力が変化することが示された。この応力変化は、曲がった拡散層とゲートとの距離、曲がった部位の長さと幅によりモデル表現可能であった。この構築されたモデルと設計フローを実際の45nm世代のセルライブラリのレイアウト内トランジスタの特性抽出を実行した結果、集積度を重視したセルの場合、-12%~+14%の振れ幅での電流ばらつきが確認された。今回構築されたモデルと設計反映により、これらのバラツキ要素は、不確定要素から設計に直接反映される確定要素にすることになり、バラツキコーナマージンに計上する必要がなくなり、集積度向上とマージン削減の両命題の両立が、大きく前進することになった。45nm世代のばらつき成分のうち、パターン依存のある成分は、全体の半分ほどを占めており、そのうちの今回取り扱ったレイアウト依存のあるMOSFET特性変動成分の約25%分が、設計考慮により、マージン削減可能となることが示された。

第5章では、「CMOS信頼性におけるストレスの影響」と題して、ストレスと信頼性の関係、およびFGアニールの効果について論じている。まずPMOSのホットキャリア劣化は、ホール注入によるホールトラップによる影響が大きく、チャネル中央付近の引っ張り応力増加によりホール注入増加につながり、このホットキャリア劣化を増加させることが示された。NBTIストレスにおけるホットではないホール注入の絶対量およびそのトラップや界面順位発生の程度に関しては、チャネルストレスの状況によって変化しないことがわかった。応力によるホットキャリア劣化の影響は、NMOSには確認されなかった。また、STIからの圧縮応力が、NMOSの絶縁膜経時破壊(TDDB)に影響を与えることも示された。このTDDB劣化は、FGアニールによる水素蓄積量に強い相関があることも観測された。FGアニールの軽減により、信頼性は向上する。しかし、DRAMの保持特性は、FGアニールの軽減による接合リーク増加により、劣化する。大容量メモリの要求のあるシステムLSIでは、DRAM搭載が必要なので、その場合は、信頼性とDRAMの保持特性の両者を意識したFGアニール条件の最適化が必須である。最後に、45nm世代で適用されている埋め込みSiGeを適用した場合のホットキャリア劣化とTDDB耐性への影響も確認した。SiGe埋め込み層により、前述の側壁による引っ張り応力とは逆向きの圧縮応力がチャネルに一軸に一律にかかっているが、ホットホールの注入量増加は確認されなかった。また、TDDB耐性への影響も確認されなかった。このことから、ホール注入量の抑制、および水素プロセスの適正化により、ストレス技術による信頼性劣化を起こすことなくデバイス適用できることを示すことができた。

第6章では、「RFCMOSにおけるスケーリング効果を最大化するレイアウト指針」と題し、RFCMOSのスケーリングの効果を最大化するレイアウトの最適化について論じている。マルチフィンガ構造のMOSFETの場合、fmax 、NFminは、ゲート上コンタクト取り出し部の存在により、ゲート抵抗とゲート基板容量によるトレードオフが存在することが示された。デバイススケーリングを進める際、最適なフィンガ長を設定することにより、fmax 、NFminを最大化することが可能で、この場合、デバイススケーリングによる効能を最大限に発揮できる。ひずみ特性(IP3)に対しては、ゲート幅の設定が重要であることを示した。デバイスのスケーリングに対して、ゲート幅の適切な縮小が、ひずみ特性の抑制に対して有効である。RFCMOSにとっては、デバイス設定は、ロジックデバイスの微細化に追従する形で改善していくが、レイアウトの最適化を実施していくことが、スケーリング効果を最大化する上で重要であることが示された。

本論文は,「多機能システムLSI用CMOSのスケーリングに関する研究」と題している.本論文は,単純な定電界スケーリング則だけでは最適解を求めることが出来ない領域に到達した多機能システムLSI用CMOSデバイスのスケーリング指針について論じたもので全7章より構成される.

第1章は「序論」であり,CMOSデバイスの微細化とシステムLSIの多機能化の必要性を論じるとともに,システムLSIの微細化の課題をまとめており,本論文の背景と目的を明確にしている.

第2章は,「システムLSIにおけるスケーリング指針」と題し,CMOSロジックとスタティックメモリにおける電圧スケーリングの影響,高周波デバイスにおける素子微細化の効果を議論している.

第3章は,「SRAM微細化と消費電力低減の両立」と題し,6トランジスタ構成のスタティックメモリセルのレイアウト最適化とスケーリングの検討に関して述べている.セル面積と消費電力との間に明瞭なトレードオフの関係があることを示した.ゲート幅縮小ができない領域に入ると,セル面積増大なしに3次元構造チャネルにより有効ゲート幅を拡大することが非常に有効であることを明らかにした.

第4章は,「ロジック回路のレイアウトに起因した特性ばらつきを考慮した設計手法」と題し,ストレス技術を適用した45nm CMOSロジック技術において特に顕著になるレイアウト起因の特性バラツキを検討し,このバラツキを設計反映するモデルと手法を構築して,設計マージンを増大させることなく集積度向上を実現する技術を提案した.

第5章は,「CMOS信頼性におけるストレスの影響」と題し,ストレスと信頼性の関係について論じている.ホール注入量の抑制および水素プロセスの適正化により,ストレス技術による信頼性劣化を起こすことなくデバイス適用できることを示した.

第6章は,「RFCMOSにおけるスケーリング効果を最大化するレイアウト指針」と題し,高周波デバイスのスケーリングの効果を最大化するレイアウトの最適化について論じている.高周波デバイスは,ロジックデバイスの微細化に追従する形で改善していくが,レイアウトの最適化がスケーリング効果を最大化する上で重要であることを示した.

第7章は,「まとめ」であり,本論文の結論をまとめている.

以上のように本論文は,システムLSIを構成するロジックデバイス,スタティックメモリデバイス,高周波デバイスの消費電力,速度,集積度,ばらつき,歩留,信頼度等に関して実験と計算により総合的に論じ,デバイススケーリングの指針を提示したものであって,電子工学上寄与するところが少なくない.

よって本論文は博士(工学)の学位請求論文として合格と認められる.