半導体集積回路(Large Scale Integration : LSI)は微細化という手段を推進することで、高性能化と低コスト化を同時に実現してきた。この微細化のために必要とされるのが、電子回路パターンをシリコンウエハ上に形成する露光技術の進歩であり、主に光露光技術の短波長化によって推し進められてきた。しかし、最近は要求される解像度が露光波長を下回るようになっているため、光露光技術では解像力向上のための様々な手法が開発されている。その中でも、位相シフトマスク、変形照明法、光近接効果補正等の超解像技術の導入は、LSIの高集積化に伴うパターン数の増加に加え、マスクデータ規模の爆発的な増加を引き起こし、マスク作製時における描画スループットの低下と欠陥検査の複雑化により、長納期化・価格高騰といった深刻な問題を生んでいる。

このため、電子線露光を設計改版の多い配線層に適用したいというマスクレス露光技術への期待が最近特に高まってきている。従来より、電子線露光によるマスクレス露光の試みは広く行われており、それに必要な近接効果補正の研究も数多く行なわれている。しかし、実際に従来の近接効果補正を実製品のデバイス製造に適用してみると、タングステン(W)や銅(Cu)などの重金属を含む多層配線構造に起因した近接効果(層間近接効果)が、レジストのパターン形成にとって新たな課題になっていることが判明した。層間近接効果は、配線層内の重金属の面積占有率、重金属の膜の厚さ、レジストから重金属の膜までの距離に依存し、さらにこれらがチップ上で局所的に異なるために補正を難しくしている。多層構造を考慮した補正技術は2000年頃より研究されるようになったが、まだ十分な精度の補正技術は確立されていなかった。

また、近年、製造工程に入る前にパターン検証を行い、CD (Critical Dimension)エラーや欠陥等が起こり易い部分(ホットスポット)を抽出し、必要な箇所の設計データを修正するDFM (Design for Manufacturability)的な検証技術の確立が必要とされている。しかしながら、層間近接効果が重金属の面積占有率や膜厚、レジストからの深さに依存するということは、下層パターンの寸法ばらつきや膜厚のばらつきによっても変化する可能性を示している。しかし、このような下層のプロセスばらつきの影響は検討されてこなかった。

そこで、本論文は、マスクレス露光の電子線露光技術を多層配線のパターン形成プロセスに適用するための多層配線構造を考慮した高速・高精度な補正が可能な近接効果補正技術及び検証技術に関するものである。

層間近接効果をLSIのように大規模なデータに対して高速に計算できる簡便なモデルSEEF (Simplified Electron Energy Flux)を提案する。SEEFモデルでは、基板のある深さにおける仮想的な面を下向きあるいは上向きに通過する電子のエネルギー流(電子エネルギー流)の空間分布を考え、電子の進行方向に従って電子エネルギー流分布をある境界面から次の境界面へと写像していくことによって、基板内の電子のエネルギーの流れを表現する。この写像による基板内での電子エネルギー流の透過、反射、吸収に加えて水平方向の広がりの表現と後方散乱強度の計算アルゴリズムについて述べ、それらの妥当性を検証した。その結果、電子エネルギー流の透過、反射、吸収の大きさについては、試料の膜厚との関係を電子散乱のMonte Carloシミュレーション(EB-MCS)の計算結果と比較し、同様の傾向が得られることを確認した。さらに精度を上げるには、深さに依存して透過率と反射率を変える必要があることを示した。電子エネルギー流の水平方向への広がりについては、Si基板上の後方散乱強度分布を従来のdouble-Gaussianモデルと比較し、より露光実験に近い結果が得られることを確認した。また、従来は表現できなかった電子の入射位置から離れたところにある重金属上に形成するパターンに対する近接効果が弱まる現象(遮蔽効果)が、SEEFモデルによって表現できることを示した。

SEEFモデルのパラメータ抽出方法として、露光実験による経験的なパラメータ抽出方法に加えてEB-MCSを用いた基板構造の深さ方向を考慮したパラメータの抽出方法を検討した。露光実験によるパラメータ抽出方法では、3層Al配線構造の様々な基板構造のバリエーションに対して露光実験による後方散乱強度をよく再現する結果が得られた。基板構造の深さ方向を考慮したパラメータ抽出方法では、EB-MCSを用いて基板表面からの深さの関数としてパラメータを求める方法を示し、様々な基板構造において各パラメータが取り得る範囲を評価した。さらに、深さに依らず一定のパラメータを用いた場合に比べて、試料の膜厚と電子エネルギー流の透過、反射、吸収の大きさの関係をより精度良く近似できることを確認した。

次に、SEEFモデルを用いた多層配線構造のための近接効果補正方法の補正精度を検証した。まず、SEEFモデルにおいて電子エネルギー流の写像を高速に計算するために、面積密度マップ法を多層構造に展開し、従来の単層における露光量補正法と補助露光法を多層に拡張した。この補正法により、Al配線層とWプラグが存在する層間絶縁膜層から成る3層のAl配線構造を仮定したWプラグが3次元的に配置された様々なバリエーションに対して高精度な補正ができることを確認した。また、下層のWプラグが存在する領域と存在しない領域の境界付近におけるパターン線幅の変化を他の補正方法と比較し、従来の補正方法では遮蔽効果のために無視できない線幅変化が起きたのに対して、SEEFモデルに基づいた補正手法を用いることで大幅に低減されることを確認した。

次に、SEEFモデルを用いた多層配線構造のための実用的なモデルベースのパターン検証方法とその有効性を検証した。まず、SEEFモデルとEB-MCSによるレジストパターンの予測形状を比較し、4桁以上高速に同等の精度で計算できることを確認した。また、実際のLSI製造で見つかった狭スペースのショートによる欠陥箇所に適用し、欠陥を引き起こしやすいホットスポットの予測が十分可能であることを確認した。さらに、下層に存在するWプラグの寸法ばらつきやCMP (Chemical Mechanical Polishing)平坦化の不均一性に起因する膜厚ばらつきといった多層配線構造特有のプロセスばらつきに対するSEEFモデルの表現方法を示した。また、下層の膜厚ばらつきに対してSEEFパラメータの近似方法を提案し、前述の欠陥箇所における下層の寸法ばらつきと膜厚ばらつきに対する狭スペースの変化を評価した。その結果、SEEFモデルが露光マージンレスのホットスポットの予測に応用することが可能であることを確認した。

電子線露光をマスクレス露光としてLSI製造に直接適用するには、大規模LSIに対して実用的な処理時間で近接効果補正を行うことが必須条件と言える。そこで、PCクラスタによる分散処理システムを用いて処理領域を格子状の小領域に分割して分散処理する領域分割方式による補正処理方法を検討した。まず、分割した小領域の境界を正しく補正するのに必要となる周辺パターンの取り込みの大きさを評価した。次に、チップサイズとプロセッサ数を考慮した領域の分割サイズの最適化するための関係式を提案し、そこから最適な分割サイズを評価できることを確認した。その結果、プロセッサ数に比例して処理時間を短縮できることが確認でき、製品データの配線層の大規模なデータに対しても実用的な時間で多層構造を考慮した近接効果補正処理が行えることを確認した。一方、露光シミュレーションは、近接効果補正に比べてより細かな計算が要求されるため、さらなる並列化が必要であった。最近はプログラマブルなGPU (Graphics Processing Unit)やCELLプロセッサといったアクセラレータを利用した高速化が注目を集めている。PCクラスタとアクセラレータを併用した高速化は今後の検討課題である。

本研究により、SEEFモデルを用いることで多層配線構造における複雑な層間近接効果を高い精度で表現できることが確認された。また、PCクラスタと組み合わせることで、大規模LSIに対しても実用的な時間内で多層構造を考慮した近接効果補正処理が可能であることが示された。ただし、より細かな計算が要求されるパターン検証においては、さらなる高速化は必要であり、例えばPCクラスタとアクセラレータを併用した開発が今後期待されるところである。

近年,半導体LSIの光露光技術では,要求されるパタン寸法が露光波長を大幅に下回るようになり,解像性能向上のための様々な超解像技術の導入されている.その結果マスクデータ規模の爆発的な増加を引き起こし,フォトマスク製造価格の急激な高騰という深刻な問題を生じている.この様な課題の解決ため,電子線露光を多層配線層の直接描画に適用するマスクレス露光技術への期待が高まってきている.ただし,電子線露光によるウエハ直接描画において描画高精度を確保するためには近接効果補正が必須であり,これまでに多くの補正技術が研究されてきたが,多層配線構造上への直接描画における近接効果補正はその現象の複雑さから極めて困難な課題とされて来た,そこで本論文では,多層配線構造上への直接描画にも適用可能な高速・高精度な近接効果補正技術を確立し,その有効性を検証することを目的に掲げている.

第1章では,多層配線構造上における電子線近接効果補正を困難としている要因について論じており,まず通常の近接効果補正の適用では,タングステン(W)や銅(Cu)などの重金属を含む多層配線構造に起因した近接効果(これを層間近接効果と呼ぶ)が,レジストのパタン形成に大きな影響を及ぼす事を指摘している.層間近接効果は,配線層内の重金属の密度,重金属膜の厚さ,レジストから重金属の膜までの距離に依存し,加えてこれらはチップ上で局所的に変化するという極めて複雑な要因に支配されている.本論文では,この層間近接効果をモデル化し,これを用いた近接効果補正技術を提案し,その補正効果を検証している.

第2章では,多層配線構造に起因する近接効果を大規模なデータに対しても高速に計算できる3次元近接効果モデルSEEF(Simplified Electron Energy Flux)を提案している.SEEFモデルでは層間近接効果について,電子エネルギー流の透過,反射,吸収,および横方向の広がりを組み合わせることで電子の後方散乱強度分布を表現し,レジストへの蓄積エネルギーを計算する.このモデルでは従来は表現できなかった遮蔽効果のような多層構造に特有の現象も表現できる.そして,このモデルを活用して蓄積エネルギー(=露光量)の高速計算を実現するため,露光実験結果も取り入れた計算パラメータ抽出法提案している.

第3章では,SEEFモデルを用いた近接効果補正法を開発し,実際の電子線露光に適用してその効果を検証している.まず,SEEFモデルにおける電子エネルギー流の写像を高速に計算する面積密度マップ法とその深さ方向への拡張法を考案・提案している.そしてこれをWプラグが3次元的に配置された配線構造上でのパタン描画実験に実際に適用し,高精度な近接効果補正ができること,Wプラグの遮蔽効果も考慮した補正が可能なことを検証している.

第4章では,SEEFモデル方式の適用性確認を行っている.まず処理速度については,SEEFモデルとMCS(Monte Carlo Simulation)によるレジスト形状予測シミュレーションの性能を比較し,同等の精度でMCSの1万倍以上の高速性を確認している.またモデルの適用範囲として,実際のLSI製造で見つかった狭スペースのショート欠陥を例に,SEEFモデルは多層配線構造におけるホットスポットの予測・抽出に適用できることも検証した.さらに,下層に存在するWプラグの寸法ばらつきやCMP(Chemical Mechanical Polishing)平坦化の不均一性に起因する膜厚ばらつきといった多層構造に特有のプロセスばらつきをSEEFモデルで表現できることも示している.

第5章では,本補正法の実際のLSI製造への適用について,PCクラスタによる分散処理システムを使った補正処理方法と並列効果を検証している.露光量補正に必要な繰り返し回数の評価,補正処理時間とプロセッサ数,分割サイズの最適化を行い,大規模な製品データに対して実用的な時間で多層配線構造上の近接効果補正が効果的に行えることを検証している.

最後に,第6章においては多層構造上の電子線露光における近接効果補正のためのSEEFモデルとその適用による補正効果の実験検証の全体について総括し,本研究の結論を述べている.

本論文は,半導体LSIパタンの電子線直接描画において,多層配線構造を考慮した近接効果補正法としてSEEFモデルを考案し,これを適用して高速・高精度な近接効果補正技術,およびその検証技術を確立した.これにより,従来極めて難しいとされて来た多層配線構造上への電子線直接描画においても高精度パタン形成を可能としたことは,微細化を続ける半導体LSI製造技術の進歩に大きく貢献するものである.

よって本論文は,博士(工学)の学位請求論文として合格と認められる.