ハイドンドな計算機からコンシューマ機器に至るまで、ディジタル・コンピューティング・システムの多くは、複数のLSIを用いて高度な処理を実現している。このようなシステムの処理性能は、多くの場合LSI間の通信性能によって制限されている。これはチップ単体の性能が半導体プロセスの微細化に伴って大きく向上する一方、外界と信号を入出力するI/O部分の微細化が容易ではないことに起因している。本論文では、システムの性能向上に不可欠な、チップ間通信の大容量化を実現するためのLSI回路技術に関する研究ついて述べる。

第2章では、高減衰媒体を通して、従来比1.5倍の12Gb/s伝送を実現するデュオバイナリ伝送技術について述べる。高速な電気信号はケーブルやプリント基板などの伝送路を通る過程で高周波成分を失い、信号のパルス幅が1データ幅以上に広がる。このため、連続して送信した2データ間で符号間干渉(Inter-Symbol Interference: ISI)と呼ばれる波形の干渉が発生し、正しいデータの送受信が困難になる。このような問題を解決するために、従来ハードディスクドライブの記録などに用いられていたデュオバイナリ符号化を用いた高速伝送技術を研究した。デュオバイナリ伝送ではイコライズ技術を用いて連続する2データ間のISI量を一定に制御することで、高速かつ低損失な伝送を実現する。デュオバイナリ伝送で必要となる高度な波形整形を実現するために1データに対して2倍の頻度でイコライズ可能なオーバーサンプル・イコライズ回路を開発した。またデュオバイナリ受信波形の特徴を活かして従来比1/2のレートのクロックで同期クロックを再生する、シンボルレートクロック再生回路を開発し、受信回路の低電力化を実現した。90nm CMOSプロセスを用いてデュオバイナリ送信回路を試作し、デュオバイナイリ伝送を試行した。その結果、12Gb/s伝送時に従来の2値伝送と比較して、電圧方向に3.5dB、時間方向で1.5倍のEye開口が確認できた。

第3章では、磁気結合線路を通して、従来比6倍の5Gb/s伝送を実現するダイコード技術について述べる。従来、磁気結合線路を介した通信で用いられてきたパルス伝送方式では、信号パルス間の干渉を避けるために通信レートをインダクタの自己共振周波数の約1/3程度に落とす必要があった。この問題を解決するために、ダイコードと呼ばれる符号化を用いて波形を整形することで、伝送信号の周波数成分をインダクタの自己共振周波数に合わせることを可能にした。これは伝送レートが自己共振周波数の2倍に等しくなることに相当する。90nm CMOSプロセスを用いてイコライズ機能付き電流モード・ドライバを内蔵した送信回路を設計し、磁気結合線路における5Gb/sダイコード伝送を試行した。120umの距離で対向した120um径のオンチップ・インダクタを介した通信で、受信端での20mVのEye開口とエラーフリーの受信動作が確認できた。

第4章では、わずかな追加ハードウェアで多チャンネル通信回路に不可欠な同期検証を行うことができる分散配置・ヘッダ同期型BIST技術について述べる。サーバ内部のバックボード通信などでは、大容量な電気伝送を実現するために複数の伝送路及び通信回路を並列に用いた多チャネル通信が用いられている。従来の多チャンネル通信回路では、LSIに搭載した通信回路の高速動作性能と多チャネル間のデータ同期を検証するためBIST回路に多くの面積が必要となることが課題となっていた。そこで、擬似ランダムデータをパケット化する送信側BIST回路とパケットのヘッダ信号に同期して受信データを検証する受信側BIST回路を各チャネルに分散配置することでこの問題を解決した。本技術では受信側BIST回路が隣接チャネル間でヘッダ情報を共有することでチャネル間の同期検証を容易に行うことが可能となる。本方式を用いたBIST回路を5Gb/s×20chの多チャンネル通信回路に適用し、0.13um CMOSプロセスを用いて試作した。本BIST回路は所望の500MHz以上の速度で動作し、BIST回路によって、多チャンネル通信回路の5Gb/sデータ受信動作及び20chチャネル間同期動作が正しく検証できた。

第5章では、通信回路の高速動作に不可欠な多相クロックの、クロック分配電力を半減するフィードフォワード型多相クロック発生技術について述べる。従来のPLL(Phase Locked Loop)やDLL (Delay Locked Loop)を用いた多相クロック発生回路は電力・面積共に大きいため、多チャンネルの通信回路に適用した場合、電力/面積の増加が問題となっていた。また、これらの方式ではフィードバック制御を用いてクロックを発生しているため、多相クロックの位相が安定するまでにμsオーダの時間がかかることも課題であった。この問題を解決するために、位相補間を用いた新規多相クロック発生方式について研究した。本方式では、遅延素子の遅延変動を、位相補間によるフィードフォワード制御によって自動補正する。本方式を用いた2.5GHz- 4相クロック発生回路及び、4相クロック発生回路を内蔵した5Gb/s×8ch受信回路を0.13um CMOSプロセスを用いて試作した。5Gb/s×8ch受信回路では分配された1相クロックから4相クロックを発生することで低電力なクロック分配を実現している。4相クロック発生回路の電力は30mW、面積はわずか0.009um2である。4相クロック発生に要する時間は1.5クロック、4相クロック間誤差は1.5GHzから2.8GHzの範囲で±5度以内であった。

第6章では、電力25%低減、ノイズ耐性倍増を実現する耐ノイズ・ディジタル周波数再生技術について述べる。データにクロック信号を多重化して、外部からクロック信号の供給を受けずに高速信号を受信するクロック多重通信は、水晶発振器などの外付け部品が不要となるため、コンシューマ機器の高速化と低コスト化に有効な技術である。しかしながら、従来のクロック多重通信では、アナログ回路を用いた周波数再生回路の電力が大きいことと、内蔵した発振器に対するコンシューマ機器特有の大きなノイズの影響が問題となっていた。そこで並列ディジタル位相周波数比較による高速かつ低電力な周波数再生と、耐ノイズ性能を実現するために発振器制御信号のパルス整形技術及び発振器を安定動作させるための通信プロトコルについて研究した。さらに本研究成果をFull-HD液晶ディスプレイ(LCD)ドライバに適用し、2.0Gb/sクロック多重インターフェースを新たに開発した。本インターフェースでは、2.0Gb/sの高速データのみを受信側に供給することでLCDドライバを制御することができる。本技術を用いたクロック・データ再生回路及びLCDドライバを低コストな0.25 um CMOSプロセスで試作し、2.0Gb/s信号のエラーフリー受信動作を確認した。消費電力は3.0V電源で93mW、再生クロックジッタは11ps rmsである。

第7章ではまとめと今後の展望について述べる。今後の大容量データ伝送向け回路技術では、ディジタル化技術を用いた電力性能の向上、イコライズ性能の向上が注目される。従来アナログ回路で実現した通信回路ブロックを集積度の向上が著しいディジタル回路による置き換える技術。また低精度なアナログ回路の動作をディジタル回路によって補正することで低電力化と高精度化を両立するディジタル・アシスト技術によって、通信回路性能のさらなる向上が期待される。チップ間通信の大容量化を実現する回路技術は、これからもLSIの付加価値を高める重要な技術であり続けると考えられる。

本論文は、LSI Circuit Technologies Realizing High-Volume Data Transfer Between Chips(チップ間通信の大容量化を実現するLSI回路技術に関する研究)と題し、英文で書かれている。本論文は、サーバ・ルータやコンシューマ機器で要求が高まっている毎秒ギガビットを超えるチップ間電気伝送を実現するためのLSI回路技術について論じたものであって、全7章より構成される。

第1章は「Introduction」(序論)であり、近年の大容量チップ間伝送への要求の高まりと、大容量チップ間通信を実現する上での課題についてまとめており、本論文の背景と目的を明確にしている。

第2章は「Electrical Signaling over Wired Interface」(有線通信での電気伝送技術)と題し、高速電気伝送における波形劣化の問題を解決するデュオバイナリ伝送技術と、デュオバイナリ伝送を実現する回路技術について述べており、本技術により従来2値伝送方式と比較して1.5倍の高速化が得られることを明らかにしている。

第3章は「Baseband Signaling over Inductively-coupled Interface」(誘導結合通信でのベースバンド伝送技術)と題し、誘導結合線路での高速通信における自己共振による波形干渉の問題を解決するダイコード伝送技術ついて述べており、従来のパルス伝送方式と比較して6倍の高速化が得られることを明らかにしている。

第4章は「Built-in Self Test for Multi-channel Transceiver」(多チャンネル通信回路向けBIST技術)と題し、通信回路の多チャネル化に伴って、チャネル間同期検証が困難になる問題を解決する分散配置型BIST技術について述べており、従来の集中配置型と比較してチャネル数が増加しても容易に同期検証が可能であることを明らかにしている。

第5章は「Multi-phase Clock Distribution for Multi-channel Transceiver」(多チャンネル通信向け多相クロック分配技術)と題し、多チャネル化に伴う多相クロック分配電力の増加の問題を解決するフィードフォワード型多相クロック発生技術について述べており、多相クロック分配電力を従来比で半減できることを明らかにしている。

第6章は「Clock and Data Recovery for Clock-Embedded Interface」(クロック多重通信向けクロック再生技術)と題し、外部クロック源を用いないクロック多重通信におけるクロック再生回路の電力増の問題を解決するディジタル周波数比較技術について述べており、従来技術と比較して配線面積を1/3、通信速度を4倍にできることを明らかにしている。

第7章 は,「Conclusions and Future works」(結論及び今後の研究)であり、本論文の結論と今後の研究の方向性を述べている。

以上のように本論文は、大容量通信を実現する上で不可欠となる、高速信号伝送技術、テスト技術、クロック分配技術、クロック再生技術を網羅しつつ、次世代の大容量チップ間通信を実現する上での重要な多くの新規技術を論述しており、電子工学上寄与するとことが少なくない。

よって本論文は博士(工学)の学位請求論文として合格と認められる。